FPGA

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FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。

FPGA與MCU協(xié)同開發(fā)：軟硬件任務(wù)劃分與通信優(yōu)化

在現(xiàn)代嵌入式系統(tǒng)設(shè)計中，F(xiàn)PGA（現(xiàn)場可編程門陣列）與MCU（微控制器）的協(xié)同開發(fā)已成為一種高效且靈活的設(shè)計方案。FPGA以其高度并行處理和可重構(gòu)性，擅長處理高速、復(fù)雜的數(shù)據(jù)運算任務(wù)；而MCU則以其低功耗、易編程的特點，擅長處理系統(tǒng)控制任務(wù)。通過合理的軟硬件任務(wù)劃分與通信優(yōu)化，可以充分發(fā)揮兩者的優(yōu)勢，提升系統(tǒng)整體性能。

嵌入式分享
2025-03-18

FPGA MCU
Andes晶心科技20周年，啟動品牌新篇章，全新 Logo正式亮相

從亞洲到全球領(lǐng)航，Andes晶心科技以RISC-V為核心，重新定義處理器的未來。

晶心科技
2025-03-13

處理器 RISC-V FPGA
Altera FPGA突破創(chuàng)新邊界，加速智能邊緣領(lǐng)域發(fā)展

以全新可編程解決方案，助力嵌入式系統(tǒng)實現(xiàn)定制化AI推理、實時計算和低延遲。

廠商動態(tài)
2025-03-11

AI FPGA
如何使用FPGA開發(fā)

與傳統(tǒng)的微控制器相比，F(xiàn)PGA(現(xiàn)場可編程門陣列)是獨一無二的，因為它們不執(zhí)行順序指令。相反，它們由一組可配置的邏輯塊組成，這些邏輯塊可以被重新編程以執(zhí)行自定義的數(shù)字邏輯功能。這使得FPGA可以并行執(zhí)行多個操作，使其在信號處理、數(shù)據(jù)處理和實時控制等特定任務(wù)中非常高效。

電路設(shè)計項目集錦
2025-03-10

微控制器模數(shù)轉(zhuǎn)換器 FPGA
在Ubuntu上安裝2024.2版本AMD FPGA工具集的參考指南

在FPGA工具的軟件世界中，用于在FPGA上開發(fā)設(shè)計的ide似乎每年都在加速，我在這里使用“加速”是一個雙關(guān)語。這就意味著不缺少安裝技巧和技巧。所以我在這里再次使用AMD FPGA工具版本2024.2，因為我在這個安裝過程中發(fā)現(xiàn)了一些新的東西(甚至不要問我專門用于Vivado/Vitis安裝的硬盤空間的絕對數(shù)量)。

電路設(shè)計項目集錦
2025-03-09

Linux python FPGA
Ceva 與 Arm 和 SynaXG 合作重新定義高能效 5G NR 處理實現(xiàn)可持續(xù)LEO衛(wèi)星和5G增強版本無線基礎(chǔ)設(shè)施

定制化基帶處理解決方案結(jié)合Arm Neoverse CPU、Ceva硬件加速5G NR基帶平臺和SynaXG 5G NR RAN專業(yè)技術(shù)，效率相比傳統(tǒng)解決方案提高10倍，相比FPGA替代方案提高20倍

CEVA
2025-03-07

CPU 5G FPGA
如何使用Vitis Model Composer從建模到部署生成FPGA IP核

在當(dāng)今快節(jié)奏的世界中，技術(shù)正以前所未有的速度發(fā)展，F(xiàn)PGA設(shè)計也不例外。高級工具正在迅速出現(xiàn)，以前所未有的速度加速開發(fā)。傳統(tǒng)上，F(xiàn)PGA設(shè)計包括用硬件描述語言(hdl)編寫代碼，并使用合成工具來映射設(shè)計。雖然這些傳統(tǒng)方法仍然是必不可少的，但像Vitis Model Composer和HDL Coder這樣的工具已經(jīng)大大簡化了開發(fā)過程，特別是對于基于sdr和fpga的系統(tǒng)。BAE系統(tǒng)公司的一位高級官員表示：“一位擁有多年VHDL編程經(jīng)驗的工程師用我們的傳統(tǒng)設(shè)計流程手工編寫了一個功能齊全的SDR波形，耗時645小時。另一位經(jīng)驗有限的工程師使用Simulink和Xilinx System Generator在不到46小時內(nèi)完成了相同的項目?！?/p>
電路設(shè)計項目集錦
2025-03-06

Analysis VHDL編程 FPGA
通過使用Basys 3開發(fā)來回顧FPGA設(shè)計的基礎(chǔ)知識以及與簡單執(zhí)行器的接口

多年來，在超過100個Hackster項目中，我們研究了一些非常深入和復(fù)雜的解決方案，從機器人到視覺處理，創(chuàng)建自己的硬件，當(dāng)然還有涵蓋數(shù)學(xué)等概念的項目，以及fpga中的濾波。

電路設(shè)計項目集錦
2025-02-25

執(zhí)行器旋轉(zhuǎn)編碼器 Basys 3 FPGA
國產(chǎn)FPGASOC雙目視覺處理系統(tǒng)開發(fā)實例-米爾安路DR1M90開發(fā)板

本系統(tǒng)基于米爾MYC-YM90X核心板構(gòu)建，基于安路飛龍DR1M90處理器，搭載安路DR1 FPGA SOC 創(chuàng)新型異構(gòu)計算平臺，充分發(fā)揮其雙核Cortex-A35處理器與可編程邏輯（PL）單元的協(xié)同優(yōu)勢。通過AXI4-Stream總線構(gòu)建的高速數(shù)據(jù)通道（峰值帶寬可達(dá)12.8GB/s），實現(xiàn)ARM與FPGA間的納秒級（ns）延遲交互，較傳統(tǒng)方案提升了3倍的傳輸效率，極大地提升了系統(tǒng)整體性能。

米爾電子
2025-02-20

核心板視覺處理系統(tǒng) FPGA
FPGA設(shè)計需要掌握的幾個重要知識點

現(xiàn)在的FPGA不僅包含以前的LE,RAM也更大更快更靈活，管教IOB也更加的復(fù)雜，支持的IO類型也更多，而且內(nèi)部還集成了一些特殊功能單元。

技術(shù)前線
2025-02-19

RAM FPGA
CORDIC IP教程：創(chuàng)建一個NCO的正弦余弦生成

學(xué)習(xí)如何在Vivado中使用CORDIC IP實現(xiàn)數(shù)控振蕩器(NCO) !

電路設(shè)計項目集錦
2025-01-16

數(shù)控振蕩器 Vivado FPGA
僅使用與門的BCD到十進制解碼器創(chuàng)建一個電路

這個項目的想法是在我完成數(shù)字電子課的一個實驗時產(chǎn)生的。目標(biāo)是創(chuàng)建一個電路，使用開關(guān)將4位二進制數(shù)作為輸入，并將其作為等效的十六進制數(shù)輸出到七段顯示器上。使用Quartus，我們將邏輯門電路編程到FPGA(現(xiàn)場可編程門陣列)上。

電路設(shè)計項目集錦
2025-01-13

Quartus 十進制解碼器七段顯示器 FPGA
國產(chǎn)FPGA SoC芯選擇，米爾安路飛龍核心板重磅發(fā)布

在邊緣智能、物聯(lián)網(wǎng)、5G通信和自動駕駛等技術(shù)的快速發(fā)展下，F(xiàn)PGA市場需求呈現(xiàn)爆發(fā)式增長。國產(chǎn)FPGA也在這場技術(shù)浪潮中嶄露頭角，吸引了廣大行業(yè)人士的關(guān)注。今天，米爾電子基于安路科技最新一代國產(chǎn)工業(yè)級FPGA FPSoC——發(fā)布MYC-YM90X SOM模組及評估板套件。該產(chǎn)品采用安路飛龍DR1M90， 95K LEs 可編程邏輯，片上集成 64位2x Cortex-A35 @1GHz處理器，適用于復(fù)雜的實時嵌入式系統(tǒng)應(yīng)用，支持多種內(nèi)存接口和豐富的外設(shè)端口，滿足多樣化場景需求。

米爾電子
2025-01-09

SoC 核心板 FPGA
量子計算沖擊下的嵌入式系統(tǒng)安全：FPGA在后量子密碼學(xué)中的應(yīng)用

隨著量子計算技術(shù)的快速發(fā)展，其對現(xiàn)有加密系統(tǒng)的潛在威脅日益凸顯。傳統(tǒng)的公鑰加密算法，如RSA和ECC，在量子計算機的強大計算能力面前將變得不堪一擊。因此，開發(fā)能夠抵御量子攻擊的后量子密碼學(xué)算法成為當(dāng)務(wù)之急。而在嵌入式系統(tǒng)領(lǐng)域，由于資源受限和實時性要求高等特點，后量子密碼學(xué)的實現(xiàn)面臨諸多挑戰(zhàn)。不過，現(xiàn)場可編程門陣列（FPGA）技術(shù)的出現(xiàn)，為嵌入式系統(tǒng)提供了實現(xiàn)后量子密碼學(xué)的有力支持。

嵌入式分享
2024-12-20

嵌入式系統(tǒng) 量子計算 FPGA
圖像高斯濾波的原理與FPGA實現(xiàn)思路

在圖像處理領(lǐng)域，高斯濾波是一種廣泛應(yīng)用的線性平滑濾波技術(shù)，其核心目的是消除圖像中的高斯噪聲，提升圖像質(zhì)量。高斯濾波的基本原理是對圖像中的每個像素應(yīng)用高斯函數(shù)進行加權(quán)平均，從而平滑圖像。本文將深入探討圖像高斯濾波的原理，并詳細(xì)闡述其在FPGA（Field Programmable Gate Array，現(xiàn)場可編程門陣列）上的實現(xiàn)思路。

電子設(shè)計自動化
2024-12-20

圖像高斯濾波 FPGA
三種常見平方根算法在FPGA中的電路設(shè)計及Verilog實現(xiàn)與仿真探究

在現(xiàn)代數(shù)字信號處理領(lǐng)域，平方根運算是一項基礎(chǔ)且至關(guān)重要的操作，廣泛應(yīng)用于通信、圖像處理、控制系統(tǒng)等多個領(lǐng)域。隨著現(xiàn)場可編程門陣列（FPGA）技術(shù)的飛速發(fā)展，利用FPGA實現(xiàn)高效、精確的平方根計算已成為研究熱點。本文將深入探討三種常見的平方根算法——牛頓迭代法、CORDIC算法和二進制搜索法，并詳細(xì)介紹它們在FPGA中的電路設(shè)計及Verilog實現(xiàn)與仿真過程。

電子設(shè)計自動化
2024-12-20

Verilog FPGA
Verilog實現(xiàn)低通濾波器于FPGA平臺：設(shè)計與優(yōu)化策略

在現(xiàn)代電子系統(tǒng)中，信號處理扮演著至關(guān)重要的角色。低通濾波器作為一種基礎(chǔ)的信號處理工具，廣泛應(yīng)用于通信、音頻處理、圖像處理和控制系統(tǒng)等領(lǐng)域。隨著現(xiàn)場可編程門陣列（FPGA）技術(shù)的飛速發(fā)展，利用Verilog硬件描述語言在FPGA上實現(xiàn)低通濾波器已成為一種高效且靈活的方法。本文旨在探討如何在FPGA平臺上使用Verilog設(shè)計并實現(xiàn)低通濾波器，同時分析優(yōu)化策略以提高性能和資源利用率。

電子設(shè)計自動化
2024-12-20

低通濾波器 Verilog FPGA
FPGA在智能交通信號燈控制系統(tǒng)中的應(yīng)用

隨著城市現(xiàn)代化程度的提高，交通需求和交通量迅速增長，城市交通網(wǎng)絡(luò)中交通擁擠日益嚴(yán)重，逐步成為經(jīng)濟和社會發(fā)展中的全球性共同問題。傳統(tǒng)的交通信號燈控制系統(tǒng)大多采用固定轉(zhuǎn)換時間間隔的控制方法，但由于十字路口不同時刻車輛的流量是復(fù)雜的、隨機的和不確定的，這種控制方法經(jīng)常造成道路有效利用時間的浪費，影響道路的暢通。因此，開發(fā)一種能夠根據(jù)實時車流量進行自適應(yīng)控制的智能交通信號燈系統(tǒng)顯得尤為重要。

智能應(yīng)用
2024-12-20

控制系統(tǒng) 智能交通信號燈 FPGA
FPGA驅(qū)動AD芯片：實現(xiàn)與芯片的高效通信

在現(xiàn)代電子系統(tǒng)中，模數(shù)轉(zhuǎn)換器（ADC）扮演著將模擬信號轉(zhuǎn)換為數(shù)字信號的重要角色。而現(xiàn)場可編程門陣列（FPGA）則以其靈活性和高性能成為眾多應(yīng)用中不可或缺的一部分。本文將探討如何通過FPGA驅(qū)動AD芯片，并實現(xiàn)與AD芯片的高效通信。

工業(yè)控制
2024-12-20

AD芯片 FPGA
SOPC、SoC與FPGA：異同、優(yōu)缺點及常見應(yīng)用場景

在現(xiàn)代電子系統(tǒng)設(shè)計中，SOPC（System on a Programmable Chip，可編程片上系統(tǒng)）、SoC（System on Chip，片上系統(tǒng)）和FPGA（Field Programmable Gate Array，現(xiàn)場可編程門陣列）是三種重要的技術(shù)。它們各自具有獨特的優(yōu)勢和適用場景，同時也存在一些局限性。本文將深入探討這三種技術(shù)的異同、優(yōu)缺點以及它們在各個領(lǐng)域中的常見應(yīng)用場景。

電子設(shè)計自動化
2024-12-20

SoC SOPC FPGA

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FPGA

FPGA與MCU協(xié)同開發(fā)：軟硬件任務(wù)劃分與通信優(yōu)化

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如何使用FPGA開發(fā)

在Ubuntu上安裝2024.2版本AMD FPGA工具集的參考指南

Ceva 與 Arm 和 SynaXG 合作重新定義高能效 5G NR 處理實現(xiàn)可持續(xù)LEO衛(wèi)星和5G增強版本無線基礎(chǔ)設(shè)施

如何使用Vitis Model Composer從建模到部署生成FPGA IP核

通過使用Basys 3開發(fā)來回顧FPGA設(shè)計的基礎(chǔ)知識以及與簡單執(zhí)行器的接口

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僅使用與門的BCD到十進制解碼器創(chuàng)建一個電路

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圖像高斯濾波的原理與FPGA實現(xiàn)思路

三種常見平方根算法在FPGA中的電路設(shè)計及Verilog實現(xiàn)與仿真探究

Verilog實現(xiàn)低通濾波器于FPGA平臺：設(shè)計與優(yōu)化策略

FPGA在智能交通信號燈控制系統(tǒng)中的應(yīng)用

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SOPC、SoC與FPGA：異同、優(yōu)缺點及常見應(yīng)用場景

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