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FPGA

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FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。

  • DSP和FPGA在汽車電子中的廣泛應(yīng)用

    1 　引言　　20世紀(jì)末，全球范圍內(nèi)興起的信息革命浪潮，為汽車工業(yè)的突破性發(fā)展提供了千載難逢的機遇，信息技術(shù)的廣泛應(yīng)用是解決汽車帶來的諸如交通擁擠、交通安全、環(huán)境污染、能源枯竭等問題的最佳途徑。同時，隨著

  • 利用串行RapidIO實現(xiàn)FPGA協(xié)處理

    為了支持“三重播放”應(yīng)用，人們對高速通信和超快速計算的需求日益增大，這向系統(tǒng)開發(fā)師、算法開發(fā)師和硬件工程師等人員提出了新的挑戰(zhàn)，要求他們將各種標(biāo)準(zhǔn)、組件和聯(lián)網(wǎng)設(shè)備融合成一個整體

  • 賽靈思采28nm工藝加速平臺開發(fā)

    賽靈思公司 宣布， 為推進可編程勢在必行之必然趨勢， 正對系統(tǒng)工程師在全球發(fā)布賽靈思新一代可編程FPGA平臺。和前代產(chǎn)品相比， 全新的平臺功耗降低一半，而性能提高兩倍。通過選擇一個高性能低功耗的工藝技術(shù)，一個

  • 賽靈思宣布采用 28 納米工藝加速平臺開發(fā)

    全球可編程邏輯解決方案領(lǐng)導(dǎo)廠商賽靈思公司 (Xilinx Inc.) 今天宣布， 為推進可編程勢在必行之必然趨勢， 正對系統(tǒng)工程師在全球發(fā)布賽靈思新一代可編程FPGA平臺。和前代產(chǎn)品相比， 全新的平臺功耗降低一半，而性能提

  • Xilinx傳將委托臺積電生產(chǎn)28nm制程FPGA

    日本媒體日刊工業(yè)新聞23日報導(dǎo)，可程序邏輯組件廠商Xilinx, Inc.將委托臺灣臺積電(2330)和南韓三星電子生產(chǎn)采用28奈米(nm)制程的可編程邏輯門陣列組件(Field-Programmable Gate Arrays, FPGA)；此也將為Xilinx首度委

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  • 利用串行RapidIO實現(xiàn)FPGA協(xié)處理

    為了支持“三重播放”應(yīng)用，人們對高速通信和超快速計算的需求日益增大，這向系統(tǒng)開發(fā)師、算法開發(fā)師和硬件工程師等人員提出了新的挑戰(zhàn)，要求他們將各種標(biāo)準(zhǔn)、組件和聯(lián)網(wǎng)設(shè)備融合成一個整體

  • 基于FPGA的高速定點FFT算法的設(shè)計方案

    基于FPGA的高速定點FFT算法的設(shè)計方案

  • 基于FPGA的光電抗干擾電路設(shè)計方案

    基于FPGA的光電抗干擾電路設(shè)計方案

  • FC-AL系統(tǒng)中FPGA的彈性緩存設(shè)計

    引 言一個簡化的異步數(shù)據(jù)通信系統(tǒng)如圖1所示。接收機端從接收到的來自串行鏈路的比特流中提取時鐘信號Clk1，作為其工作時鐘源；而發(fā)送機端采用本地晶振和鎖相環(huán)產(chǎn)生的時鐘Clk2，作為其工作時鐘源。接收機在時鐘Clk1的

  • FPGA硬件系統(tǒng)的調(diào)試方法

    FPGA硬件系統(tǒng)的調(diào)試方法

  • 低功耗FPGA電子系統(tǒng)優(yōu)化方法

    首先與實測系統(tǒng)功耗進行對比，驗證了Xilinx公司ISE軟件包中FPGA功耗估算工具XPower的準(zhǔn)確性。然后對FPGA設(shè)計中影響系統(tǒng)功耗的幾個相互關(guān)聯(lián)的參數(shù)進行取樣，通過軟件估算不同樣點下的系統(tǒng)功耗，找到功耗最低的取樣點，得到最佳設(shè)計參數(shù)，從而達(dá)到優(yōu)化系統(tǒng)設(shè)計的目的。實驗中通過這種方法，在一個FPGA讀寫SRAM的系統(tǒng)中，在單位時間讀寫操作數(shù)固定的條件下，選取了讀寫頻率與讀寫時間占空比這兩個參數(shù)來優(yōu)化系統(tǒng)功耗。最終測試數(shù)據(jù)證明了該方法的正確性。

  • Altera Cyclone III LS FPGA備受編輯媒體贊譽

    Altera公司宣布，公司的Cyclone III LS FPGA得到了電子行業(yè)編輯們的高度認(rèn)同。EDN、《嵌入式計算設(shè)計》（Embedded Computing Design）以及OpenSystems媒體的編輯對Altera Cyclone III LS FPGA在低功耗、高密度和小外

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  • FC-AL系統(tǒng)中FPGA的彈性緩存設(shè)計

    一個簡化的異步數(shù)據(jù)通信系統(tǒng)如圖1所示。接收機端從接收到的來自串行鏈路的比特流中提取時鐘信號Clk1，作為其工作時鐘源；而發(fā)送機端采用本地晶振和鎖相環(huán)產(chǎn)生的時鐘Clk2，作為其工作時鐘源。接收機在時鐘Clk1的上升沿把數(shù)據(jù)寫入彈性緩存，發(fā)送機在時鐘Clk2的上升沿從彈性緩存中讀出數(shù)據(jù)，從而實現(xiàn)數(shù)據(jù)的同步。

  • 基于NiosⅡ軟核的車輛牌照識別系統(tǒng)研制

    智能交通管理系統(tǒng)是21 世紀(jì)道路交通管理的發(fā)展趨勢。利用網(wǎng)絡(luò)和GPRS 通信, 牌照自動識別監(jiān)控系統(tǒng)能夠自動、實時地檢測車輛、識別汽車牌照, 從而實現(xiàn)道路交通智能化管理。由于傳統(tǒng)的PC機+ 算法的設(shè)計結(jié)構(gòu)體積大, 不能滿足便攜的要求, 更不適合露天使用; 而采用通用的DSP 芯片組成的系統(tǒng), 外圍電路較復(fù)雜, 設(shè)計與調(diào)試都要較長的時間, 且系統(tǒng)的可擴展性不好。利用32 位Nios Ⅱ軟核處理器在FPGA 上完成設(shè)計, 減小了系統(tǒng)的體積, 而且在PC機上開發(fā)的程序可移植到Nios Ⅱ處理器上, 實現(xiàn)了片上系統(tǒng)。采用Nios Ⅱ處理器的自定義指令, 用硬件實現(xiàn)部分算法, 大大提高了數(shù)據(jù)的處理速度, 保證了較好的實時性。在外圍電路不變的情況下, 通過更新FPGA 內(nèi)部的電路設(shè)計, 能使系統(tǒng)功能升級和增強。下面介紹一種基于Nios Ⅱ軟核的車輛牌照識別系統(tǒng)的自行研制。

  • 基于FPGA的掃頻信號源的研究與設(shè)計

    介紹掃頻電路和DDS技術(shù)的原理，利用FPGA設(shè)計一個以DDS技術(shù)為基礎(chǔ)的掃頻信號源，給出用Verilog語言編程的實現(xiàn)方案和實現(xiàn)電路。并通過采用流水線技術(shù)提高了相位累加器的運算速度，通過改進ROM壓縮算法以減小存儲器的容量，完成了對整個系統(tǒng)的優(yōu)化設(shè)計。運用QuartusⅡ軟件仿真驗證了程序設(shè)計的正確性，最終在硬件電路上實現(xiàn)了該掃頻信號源。

  • 基于FPGA和MB86S02的數(shù)字圖像處理系統(tǒng)設(shè)計

    介紹了基于SOPC技術(shù)的嵌入式數(shù)字圖像處理系統(tǒng)的設(shè)計方法，該系統(tǒng)以Alteral公司的Nios嵌入式軟件處理器為核心來分別對圖像的采集、存儲，圖像處理，顯示等功能模塊進型結(jié)構(gòu)設(shè)計，最后把處理數(shù)據(jù)通過網(wǎng)絡(luò)發(fā)送到接收端，從而完成了利用嵌入式系統(tǒng)和Internet技術(shù)的信息溝通。

  • 理解FPGA 中的壓穩(wěn)態(tài)

    理解FPGA 中的壓穩(wěn)態(tài) 本白皮書介紹FPGA 中的壓穩(wěn)態(tài)，為什么會出現(xiàn)這一現(xiàn)象，它是怎樣導(dǎo)致設(shè)計失敗的。介紹怎樣計算壓穩(wěn)態(tài)MTBF，重點是對結(jié)果造成影響的各種器件和設(shè)計參數(shù)。 引言 當(dāng)信號在不相關(guān)或者異步時鐘域

  • 在40G/100G 應(yīng)用中使用10-Gbps收發(fā)器

    本白皮書介紹向100G 接口過渡的關(guān)鍵推動力量，以及怎樣利用FPGA 特有的功能來實現(xiàn)這一高速接口。數(shù)據(jù)中心以及核心網(wǎng)系統(tǒng)中新出現(xiàn)的40GbE 和100GbE 標(biāo)準(zhǔn)主要依靠FPGA 來鏈接本系統(tǒng)和其他協(xié)議的基礎(chǔ)設(shè)備。Stratix IV