FIR數(shù)字濾波器分布式算法的原理及FPGA實(shí)現(xiàn)

在利用FPGA實(shí)現(xiàn)數(shù)字信號處理方面，分布式算法發(fā)揮著關(guān)鍵作用，與傳統(tǒng)的乘積-積結(jié)構(gòu)相比，具有并行處理的高效性特點(diǎn)。詳細(xì)研究了基于FPGA、采用分布式算法實(shí)現(xiàn)FIR數(shù)字濾波器的原理和方法，并通過Xilinx ISE在Modelsim下進(jìn)行了仿真。

FPGA產(chǎn)業(yè)變革下的i-IP微電子

基于FPGA的新型絕對式編碼器

FPGA為你免除微控制器停產(chǎn)的后顧之憂

在FPGA上實(shí)現(xiàn)H.264/AVC 視頻編碼標(biāo)準(zhǔn)

盡管H.264/AVC承諾將此已有視頻編碼標(biāo)準(zhǔn)具有更高的編碼效率，它仍為系統(tǒng)架構(gòu)師、DSP 工程師和硬件設(shè)計(jì)人員帶來了巨大的工程設(shè)計(jì)挑戰(zhàn)。H.264/AVC 標(biāo)準(zhǔn)引入了自 1990 年推出 H.261 之后視頻編碼標(biāo)準(zhǔn)演進(jìn)過程中出現(xiàn)的大部分重大改變和算法間斷 (algorithmic discontinuities)。

WCDMA系統(tǒng)基帶處理的DSP FPGA實(shí)現(xiàn)方案

隨著Internet的迅猛發(fā)展和各種無線業(yè)務(wù)需求的增加，目前以承載單一話音業(yè)務(wù)為主的無線通信網(wǎng)已經(jīng)越來越不適應(yīng)人們的需要，所以，以大容量、高數(shù)據(jù)率和承載多媒體業(yè)務(wù)為目的的第三代移動通信系統(tǒng)(IMT-2000)成為無線通信的發(fā)展方向。

采用混合信號FPGA實(shí)現(xiàn)智能化熱管理

3DES算法的FPGA高速實(shí)現(xiàn)

介紹3-DES算法的概要；以Xilinx公司SPARTANII結(jié)構(gòu)的XC2S100為例，闡述用FPGA高速實(shí)現(xiàn)3-DES算法的設(shè)計(jì)要點(diǎn)及關(guān)鍵部分的設(shè)計(jì)。

基于FPGA 的誤碼率測試儀的設(shè)計(jì)與實(shí)現(xiàn)

本文提出了一種使用FPGA 實(shí)現(xiàn)誤碼率測試的設(shè)計(jì)及實(shí)現(xiàn)方法。該設(shè)計(jì)可通過FPGA 內(nèi)建的異步串行接口向主控計(jì)算機(jī)傳遞誤碼信息，也可以通過數(shù)碼管實(shí)時顯示一段時間內(nèi)的誤碼率。文章先介紹了系統(tǒng)構(gòu)成和工作流程，然后重點(diǎn)分析了關(guān)鍵技術(shù)的實(shí)現(xiàn)。

利用以太網(wǎng)硬件在環(huán)路實(shí)現(xiàn)高帶寬DSP仿真

在設(shè)計(jì)大型FPGA信號處理系統(tǒng)時，設(shè)計(jì)師往往需要很長的仿真時間。FPGA設(shè)計(jì)工具(例如賽靈思的System Generator for DSP)通過提供穩(wěn)固的硬件在環(huán)路(hardware-in-the-loop)接口，允許用戶直接利用FPGA硬件進(jìn)行設(shè)計(jì)仿真，從而解決仿真時間過長的問題。這些接口允許用戶利用硬件進(jìn)行部分設(shè)計(jì)仿真，從而在相當(dāng)程度上加快了仿真速度(通?？蛇_(dá)一個數(shù)量級或更多)。同時，利用硬件在環(huán)接口還使系統(tǒng)具備了實(shí)時FPGA硬件調(diào)試和驗(yàn)證功能。

基于狀態(tài)機(jī)和流水線技術(shù)的3DES加密算法及其FPGA設(shè)計(jì)

介紹了3DES加密算法的原理并詳盡描述了該算法的FPGA設(shè)計(jì)實(shí)現(xiàn)。采用了狀態(tài)機(jī)和流水線技術(shù)，使得在面積和速度上達(dá)到最佳優(yōu)化；添加了輸入和輸出接口的設(shè)計(jì)以增強(qiáng)該算法應(yīng)用的靈活性。各模塊均用硬件描述語言實(shí)現(xiàn)，最終下載到FPGA芯片Stratix EP1S25F780C5中。

基于FPGA與ARM的遙測數(shù)據(jù)網(wǎng)絡(luò)化采集[圖]

軟件無線電的功率：一種針對功率設(shè)計(jì)SDR的整體方法

傳統(tǒng)上，降低軟件無線電(SDR)硬件的功耗一直是我們工作的重點(diǎn)，但是，顯而易見軟件也有重要影響，因此，需要一種降低SDR功耗的整體設(shè)計(jì)方法。一種能發(fā)揮SDR功能的測試床能幫我們解決這個問題。

基于FPGA+DDS的信號源設(shè)計(jì)與實(shí)現(xiàn)

7種LED點(diǎn)陣顯示屏及其控制系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

LED點(diǎn)陣顯示屏是集微電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理技術(shù)于一體的大型顯示屏系統(tǒng)。它以其色彩鮮艷，動態(tài)范圍廣，亮度高，壽命長，工作穩(wěn)定可靠等優(yōu)點(diǎn)而成為眾多顯示媒體以及

DSP和FPGA的電視觀瞄系統(tǒng)設(shè)計(jì)

FPGA的基準(zhǔn)時鐘為來自DSP輸出的32MHz時鐘，經(jīng)過片內(nèi)數(shù)字時鐘網(wǎng)絡(luò)(PLL)，可以得到系統(tǒng)所需要的多種時鐘。圖文混合主要是控制觀瞄系統(tǒng)顯示屏的顯示內(nèi)容與相應(yīng)的位置。利用EP2S30F484的內(nèi)部RAM配置了許多獨(dú)立的小RAM塊，DSP根據(jù)不同的控制命令向這些RAM塊寫入不同的顯示內(nèi)容。FPGA再根據(jù)顯示位置的分布，以記數(shù)的方式在屏幕上控制顯示內(nèi)容輸出，達(dá)到圖文混合。

基于FPGA與RS422的MⅢ總線轉(zhuǎn)換板設(shè)計(jì)

Avnet Spartan-6 FPGA馬達(dá)控制開發(fā)方案(AES－FMC－MC1－G)

最新FPGA的DSP性能介紹

“今天，F(xiàn)PGA越來越多地應(yīng)用在多種DSP中。我們預(yù)計(jì)這一趨勢在未來幾年會更加明顯?！泵绹{(diào)查機(jī)構(gòu)Berkeley設(shè)計(jì)技術(shù)公司做了上述預(yù)測。以Xilinx和Altera為主的兩大FPGA廠商多年前就涉足了DSP應(yīng)用領(lǐng)域，近一、兩年，隨著3G通信、視頻成像等領(lǐng)域的發(fā)展，F(xiàn)PGA for DSP(FPGA的DSP)再次成為了熱點(diǎn)。

基于USB2.0與FPGA技術(shù)的高速數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)