據(jù)2001 年的國際半導(dǎo)體技術(shù)未來發(fā)展預(yù)示，到2016 年MOSFETs 的物理溝道長度將達到低于10nm 的尺寸[1]，而這種尺寸條件會影響到MOSFETs 的基本工作原理，因此必須尋找新的替代器件。單電子晶體管(Single-Electron Transistor，SET)具有較小體積、較低功耗和較高開關(guān)速度性能，其高度集成化遠遠超過目前大規(guī)模集成化的極限，被認(rèn)為是下一代超大規(guī)模集成電路的理想器件[2]。同時SET 與MOSFET 具有很好的互補性：SET 的功耗低、可集成度高、有庫侖振蕩新特性等優(yōu)點，而MOSFET 器件的高速、高電壓增益和高驅(qū)動特性可以補償SET 固有的缺點。因此，將來SET 與MOSFET 的混合在集成電路中共同占主導(dǎo)地位，對于解決納米尺寸的集成電路具有很好的應(yīng)用前景[3, 4]。

　　單電子進出量子點（島）使其上的靜電勢和能量狀態(tài)發(fā)生很大變化，它就可以作為傳遞數(shù)值信息的載體，制備成單電子存儲器和單電子邏輯電路等等。因此，SET 在現(xiàn)代電路的微電子領(lǐng)域有潛在的應(yīng)用價值，特別是在計算機和數(shù)字系統(tǒng)中，經(jīng)常要對兩個數(shù)的大小進行選擇決策，因此，本文基于數(shù)字邏輯電路的設(shè)計思想，首先研究了雙柵極SET 的輸入特性，再利用SET/MOSFET 通用方波門特性討論了具有‘與’、‘或’和‘異或’等功能的電路，并利用這些電路構(gòu)造了一位比較器電路結(jié)構(gòu)，最后用SET 的MIB 模型[5]進行了仿真驗證。

　　2. 混合SET/MOSFET 結(jié)構(gòu)與特性

　　2.1 雙柵極SET 的特性

　　SET 由源極、漏極、與源漏極耦合的量子點（島）、兩個隧穿結(jié)和用來調(diào)節(jié)控制量子點中電子數(shù)的柵極組成。雙柵極單電子晶體管可以等效為一個四端元件[6]，如圖1（a）所示。圖中CD和CS為隧穿結(jié)電容, RD和RS為隧穿結(jié)電阻，CG1和CG2為柵極電容，VG1和VG2為柵極電壓，VDS為偏置電壓。

圖1 （a）雙柵極SET的等效示意圖 （b）雙柵極SET的I-V特性

　　當(dāng)漏極與源極間電壓VDS不變時，隨著柵極電壓VG1的變化，兩個隧穿結(jié)上電壓也隨之相應(yīng)變化，當(dāng)隧穿結(jié)上電壓大于開啟電壓時，就會發(fā)生電子隧穿效應(yīng)，即電子離開量子點（島），隧穿出一個結(jié)；或者電子隧穿一個結(jié)，進入到量子點（島）。這種隧穿過程隨著VG的變化呈現(xiàn)為周期性如圖1（b）所示。當(dāng)VDS較小，漏極與源極間電流iDS表現(xiàn)出所謂的庫侖振蕩形式，其振蕩電壓的間隔是e/CGS1（e 是基本電荷）。另外，當(dāng)VGS2<0 時，相位向右移動；當(dāng)VGS2>0 時，相位向左移動。但如果VGS2<0 且VGS2較大時，會產(chǎn)生較高的勢壘，阻礙了隧穿電流的產(chǎn)生，所以GS2 V 取值一般不應(yīng)太小[7]。

　　2.2 雙柵極SET 與MOSFET 的混合特性

　　由SET 的周期振蕩特性和MOSFET 的閾值電壓特性可構(gòu)成雙柵極SET/MOSFET 通用方波電路[8]，它是構(gòu)成邏輯門電路的基本單元，如圖2 所示。

　　圖中雙柵SET/MOSFET 的通用方波電路由SET、MOSFET 和恒流源構(gòu)成。SET 的漏極電壓由Vgg 控制，Vgg-Vth 要足夠低以確保SET 漏源電壓近似恒定工作在庫侖振蕩條件下，Vcon控制漏電流周期振蕩的相位。接入恒流源Io 后，當(dāng)Ids<Io 時，輸出電壓為高電平；當(dāng)Ids>Io時，輸出電壓為低電平。同時，這里的恒流源Io 可利用耗盡型NMOSFET 設(shè)置加以實現(xiàn)。

　　數(shù)字電路中，最基本的單元在于邏輯門設(shè)計。在上述電路基礎(chǔ)上，由雙柵SET/MOSFET基本電路單元可構(gòu)造出所需的邏輯‘與或非’、‘異或’等基本門電路結(jié)構(gòu)[9]，如圖（3）所示。當(dāng)a=0，b=1 時，SET并聯(lián)門實現(xiàn)邏輯函數(shù)Z =X•Y功能；當(dāng)a=1，b=0 時，SET并聯(lián)門實現(xiàn)邏輯函數(shù)Z =X•Y功能。當(dāng)a=0，SET求和門實現(xiàn)邏輯函數(shù)Z =X⊕Y功能；當(dāng)a=1，SET求和門實現(xiàn)邏輯函數(shù)Z =X⊕Y功能。

圖3 SET/MOSFET 構(gòu)成的邏輯門電路及相應(yīng)符號

　　3 SET/MOSFET 數(shù)值比較器的實現(xiàn)

　　在計算機和數(shù)字系統(tǒng)中，特別是在計算機中都具有運算功能，一種簡單而又常用的運算是比較兩個數(shù)X 和Y 的大小，因此，在多情況下都用到數(shù)字比較器，需要判斷出X>Y,X<Y, X =Y三種情況，其中應(yīng)用最廣泛的是反饋量和給定量之間的比較。一位數(shù)字比較器的邏輯表達式為：

(X>Y)=XY (1)

　　利用a=1，b=0 時的SET 并聯(lián)門電路實現(xiàn)；

(X<Y)=XY （2）

　　利用a=0，b=1 時的SET 并聯(lián)門電路實現(xiàn)；

(X=Y)=XY+XY （3）

　　利用a= 1 時的SET 求和門電路實現(xiàn)。

結(jié)合以上分析，利用SET/MOSFET 的混合結(jié)構(gòu)設(shè)計出一位比較器的電路，如圖4 所示。

圖4 一位比較器電路圖

　　由圖4 可以看出，一位比較器由五個雙柵SET，三個耗盡型NMOSFET，三個恒流源構(gòu)成。結(jié)構(gòu)簡單，實現(xiàn)容易，更重要的是它的管子數(shù)大大減少，有利于進一步提高集成度，較好的適應(yīng)了集成電路的發(fā)展要求，同時MOSFET 晶體管的高速、高驅(qū)動性為下一級電路的提供了可靠的工作環(huán)境。

　　4 仿真分析

　　Mahapatra, Ionescu, Banerjee 等人2004 年提出SET 的MIB 數(shù)學(xué)模型[5]。該模型可以精確地描述SET 低溫低功耗下的I-V 特性。適當(dāng)選取SET/MOSFET 的各物理參數(shù)使用該模型對該一位比較器進行仿真，得到圖5 的參數(shù)仿真分析結(jié)果，各參數(shù)選取如表1 所示。

　　圖5 中X 和Y 為輸入信號，Z 為輸出信號。當(dāng)輸入X 為高電平信號，Y 為低電平信號，輸出Z 實現(xiàn)的是X>Y 功能，如圖5 所示。同理可得，當(dāng)輸入X 為低電平信號，Y 為高電平信號，輸出Z 實現(xiàn)的是X<Y 功能；當(dāng)輸入X 為高（或低）電平信號，Y 為高（或低）電平信號，輸出Z 實現(xiàn)的是X=Y 功能。首先，從仿真結(jié)果可見，波形較好地反映了一位比較器的功能，驗證了利用混合雙柵極SET/MOSFET 實現(xiàn)‘同或’功能的正確性。其次，比較器的輸入高低電平分為110mV 和0V，而輸出高低電平逼近于1V 和0V，從數(shù)據(jù)分析結(jié)果可見，低輸入高輸出電壓可較好地驅(qū)動負(fù)載電路。最后，由MIB 的仿真模型，可以算出通過偏置電壓VDD 的漏電流為6.3E-9A ，從而得出該比較器的靜態(tài)總功耗為6.3nW。所以用SET/MOSFET 構(gòu)成的電路具有極低的功耗，量級為nW 級，它比CMOS 電路低4-5 個量級。

　　5 結(jié)論

　　本文作者創(chuàng)新點：基于數(shù)字電路的邏輯設(shè)計思想，利用SET/MOSFET 混合結(jié)構(gòu)的傳輸特性，設(shè)計構(gòu)造了一位數(shù)值比較器結(jié)構(gòu)。通過仿真分析和驗證，該比較器的優(yōu)點有：結(jié)構(gòu)簡單；傳輸特性好；驅(qū)動負(fù)載工作能力強，通過適當(dāng)選取混合SET/MOSFET 的各個物理參數(shù)，尤其是SET 的物理參數(shù)，可以達到低輸入電壓和高輸出電壓；同時利用混合雙柵極SET/MOSFET 實現(xiàn)‘同或’功能大大減少了管子的數(shù)目，更進一步提高了集成度，降低了功耗，更有利于大規(guī)模集成電路的實現(xiàn)。