賽靈思公司（Xilinx, Inc.）日前推出 ISE 12軟件設計套件，實現(xiàn)了具有更高設計生產力的功耗和成本的突破性優(yōu)化。ISE 設計套件首次利用“智能”時鐘門控技術，將動態(tài)功耗降低多達 30%。此外，該新型套件還提供了基于時序的高級設計保存功能、為即插即用設計提供符合 AMBA 4 AXI4 規(guī)范的IP支持，同時具備第四代部分重配置功能的直觀設計流程，可降低多種高性能應用的系統(tǒng)成本。

在為所有 Xilinx® Virtex®-6 和 Spartan®-6 FPGA 產品系列提供全面生產支持的同時，ISE 12 版本作為業(yè)界唯一一款領域專用設計套件，不斷發(fā)展和演進，可以為邏輯、數字信號處理 (DSP)、嵌入式處理以及系統(tǒng)級設計提供互操作性設計流程和工具配置。此外，賽靈思還在ISE 12套件中采用了大量軟件基礎架構，并改進了設計方法，從而不僅可縮短運行時間，提高系統(tǒng)集成度，而且還能在最新一代器件產品系列和目標設計平臺上擴展 IP 互操作性。

賽靈思 ISE 設計套件高級市場營銷總監(jiān) Tom Feist 指出：“賽靈思FPGA 為各種應用和市場領域成千上萬的設計人員提供創(chuàng)新平臺。設計人員在他們的新一代產品中繼續(xù)不斷地采用賽靈思的 FPGA，因為借助我們的產品，他們能在縮減系統(tǒng)成本、降低功耗以及提高性能等要求方面實現(xiàn)最佳平衡。ISE 12設計套件專門為滿足設計者的上述目標進行了優(yōu)化，包括通過功耗和成本方面的軟件創(chuàng)新，最大限度地發(fā)揮 Virtex-6 與 Spartan-6 器件及平臺的功能，并且顯著提高了整體設計生產力。”

智能自動化實現(xiàn)功率優(yōu)化

ISE 12設計套件推出了FPGA 業(yè)界首款帶自動化分析與精細粒度（邏輯切片）優(yōu)化功能的智能時鐘門控技術。該功能專為減少轉換次數而開發(fā)，而轉換次數正是降低數字設計動態(tài)功耗的主要因素。上述技術的工作原理是，利用一系列獨特的算法來分析設計方案，以檢測每個 FPGA 邏輯切片中轉換時不改變下游邏輯和互聯(lián)的順序元件（即“轉換”）。該軟件生成的時鐘啟用邏輯會自動關閉邏輯切片級不必要的活動，避免關閉整個時鐘網絡，這樣可以節(jié)省大量的功耗。

生產力更高，性能更強

ISE 12 設計套件的高級設計保存功能使設計人員能夠通過可重復使用的時序結果快速實現(xiàn)設計時序收斂。設計人員不僅能將設計方案進行分區(qū)，集中精力滿足關鍵模塊所需的時序功能，而且還可在進行其他部分的設計工作時將這些模塊鎖定，以保存其布局布線。為推出即插即用型 FPGA 設計，賽靈思正對開放式 ABMA 4 AXI4 互聯(lián)協(xié)議上的 IP 接口進行標準化，這既簡化了賽靈思及第三方供應商提供的 IP集成工作，同時最大限度地提高了系統(tǒng)性能。為了高效映射于 FPGA 架構，賽靈思還與 ARM 公司共同定義了AXI4、AXI4-Lite 和 AXI4-Stream 規(guī)范。

部分重配置降低成本

桑迪亞國家實驗室 （Sandia National Laboratories.）嵌入式系統(tǒng)工程師 Jonathon Donaldson 指出：“部分重配置功能對太空應用非常重要，它不僅能支持設備在軌‘升級’，而且還能大幅減少對抗輻射非易失存儲器的需求，這種存儲器通常非常昂貴而密度較低。自從部分重配置技術隨賽靈思 FPGA 誕生以來，我們就一直使用這種技術，而且對工具的質量改進很滿意。有關工具非常實用，幾乎適用于各種情況。ISE 設計套件最新版本則讓這些工具更加方便易用?！?/P>

部分重配置技術能在不中斷其它邏輯工作的情況下下載部分 bit 文件，從而動態(tài)修改FPGA 邏輯塊。ISE 設計套件 12采用直觀接口，以及與用戶熟悉的標準 ISE 設計流程緊密結合的簡化設計方法，從而使部分重配置技術能夠輕松運用于賽靈思 FPGA 器件中。ISE 部分重配置流程現(xiàn)在使用同樣的業(yè)經驗證的賽靈思工具和方法，滿足時序收斂、設計管理與平面規(guī)劃以及設計保存的需求。

由于支持第四代“即時”部分重配置技術，設計人員能在盡可能小型化的器件中集成多種高級應用，從而大幅降低系統(tǒng)成本與功耗。新一代有線光學傳輸網絡 (OTN) 解決方案的開發(fā)人員實施一個 40G 多端口復用轉換器接口，相對于不支持部分重配置的器件而言所需的資源減少了三分之一（參見 2010 年 3 月 16 日的新聞稿 ）。包括軟件無線電在內的眾多其它應用也受益于賽靈思 FPGA 按需重配置功能所提供的更高靈活性優(yōu)勢。

立即啟動設計工作

ISE 設計套件12創(chuàng)新技術將分階段推出，其中面向 Virtex-6 FPGA 設計的智能時鐘門控技術現(xiàn)已隨12.1版本推出；面向 Virtex-6 FPGA 設計的部分重配置技術將隨 12.2 版本推出；而 AXI4 IP 支持將隨 12.3 版本推出。ISE 12 套件可與 Aldec、Cadence Design Systems、Mentor Graphics 以及 Synopsys等 公司推出的最新仿真和綜合軟件協(xié)同工作。

此外，相對于前版而言，通過改進嵌入式設計技術，12.1 版軟件的邏輯綜合平均速度提升 2 倍，大型設計實施運行時間縮短 1.3 倍。12.1 版本軟件還為 Virtex-6 FPGA 多模無線電目標設計平臺、Spartan-6 FPGA 工業(yè)自動化與工業(yè)影像目標設計平臺以及 Virtex-6 HXT FPGA 100G OTN 和包處理目標設計平臺（今年晚些時候推出）提供了擴展的并經生產驗證的 IP。

ISE 12.1設計套件可立即提供各種 ISE 版本，邏輯版本的起始價格為 2,995 美元。