對(duì)于一些高扇出的信號(hào)，可以利用沒有被使用的全局時(shí)鐘緩沖器和第2全局時(shí)鐘資源來改善設(shè)計(jì)的性能，從而提高器件的工作速度。作為邏輯器件的高性能資源的一部分，應(yīng)該使其充分發(fā)揮作用。在計(jì)算Fmax的公式中，實(shí)際上我們漏掉了clock skew和clock jittter。因?yàn)檫@兩個(gè)寄存器的時(shí)鐘的相位有偏差，所以理論上最大工作頻率應(yīng)為：Tskew可能為正，也可能為負(fù)，所以我們通常使用BUFG來驅(qū)動(dòng)時(shí)鐘是為了讓Tskew最小。

流水線(Pipeline)邏輯

當(dāng)兩個(gè)觸發(fā)器之間的邏輯過于復(fù)雜，邏輯級(jí)數(shù)太多時(shí)，會(huì)對(duì)器件的工作速度造成很大影響。解決這種問題的辦法是減少邏輯級(jí)數(shù)，即插入中間觸發(fā)器，從而提高器件的工作速度，如圖所示。這是通常提高邏輯運(yùn)行速度的手段，當(dāng)然要以不改變邏輯功能為前提。

圖 插入中間寄存器可有效提供速度