隨著更先進工藝的芯片陸續(xù)進入工業(yè)和汽車領域應用，芯片制造商們正在努力解決新工藝下的先進芯片的可靠性問題，諸如EOS，ESD以及其他一些與電力相關的問題，由于汽車和工業(yè)部門對電路的可靠性有著非常嚴格的要求，制造商必須重新審視先進工藝制造的芯片潛在的有可能影響器件長期使用可靠性的諸多因素。

新工藝下的老問題

新工藝下的先進芯片，如FinFET，面臨的許多可靠性問題都是老問題。例如電氣過應力(EOS)、靜電釋放(ESD)和電遷移(EM)等等，我們在設計這些電路使用EDA工具時常常會碰到這些提示。但隨著芯片的復雜度和密度的增長， 某些因素使它們成為更大的問題。首先，面對汽車和工業(yè)市場的芯片開發(fā)有些需要研發(fā)10到15年，第二，由于芯片本身越來越復雜，所以汽車制造商和汽車零部件供應商現(xiàn)在需要的是比其他市場更多的分散性。“以前，模擬模塊很小，芯片規(guī)模也很小，你只要運行幾個SPICE仿真就可以OK了，”ANSYS的首席工程師Joao Geada指出，“但當設計的芯片含有數(shù)億個晶體管規(guī)模時，這可不是一個簡單的問題了!”

同樣，過去拓撲檢查工具對EOS的分析是十分有效的，“一個拓撲檢查工具只要看到一個特定晶體管的柵以及追溯到哪一條路徑有高壓信號，完全不用考慮這條路徑和柵的形狀，”Geada說。“這并不能真正解決像電壓調(diào)節(jié)器或諸如此類的當人們使用這些芯片時帶來的各種招數(shù)。拓撲工具對于較小的設計是一個可行的策略。但是今天它就成了一個嚴重的問題。今天的工藝技術基于仿真的方法是需要給設計者一個答案，來效仿實際工作時的芯片行為。”

特別是一些特定市場，“當你面對的是手機或一次性電子產(chǎn)品時，即使有幾次失誤，我們也許可以原諒它，但是當你面對的是工業(yè)電子、工業(yè)品、汽車或航空電子，這些問題出現(xiàn)就會是要命的事?？煽啃员澈蟮碾[情是每個產(chǎn)品都有一個預期壽命，不能有一個不明原因的故障，所以今天來看這些問題，我們覺得突然間可靠性變得越來越重要了。過去可靠性的空間是一種隔離，以更小的設計和更大的幾何尺寸并可以用最基礎的方法分析。但一個ADAS系統(tǒng)擁有數(shù)以百計的ECU和非常復雜的電子分析實時視頻流，而這一切都需要實時解析，它基本上就是一臺裝在汽車里的超級計算機。這種規(guī)模的電路系統(tǒng)不能用我們現(xiàn)在的分析方法來處理。另一方面由于產(chǎn)品設計周期越來越短，必須有一個更正式、更嚴謹?shù)姆桨竵硖幚怼?rdquo;

對于這些用于安全應用領域的芯片，如汽車電子，需要有更完美的設計。“這不再是一個簡單的選項，也不能簡單的認為它只要在測試機上工作的很好就可以了。你必須知道它將在所有可能的使用場景下工作，因此需要關乎到所有可靠性的系統(tǒng)都要按照靜態(tài)時序分析的那樣來工作，這是一種形式上正確的方式，可以保證在應用領域不出現(xiàn)某些不希望的矢量，或者當系統(tǒng)中出現(xiàn)一種矢量引起不應有的事件導致芯片損壞，”Geada補充道。

EOS是這些可靠性問題的核心。如果太高的電壓施加在柵極上，它將擊穿介電薄膜，特別是在先進的節(jié)點工藝下的芯片(膜更薄)，從而摧毀晶體管。在大多數(shù)情況下，只要一個EOS事件發(fā)生，芯片就會失效。

圖1、筆記本電腦芯片電氣過應力的結(jié)果，過熱造成了塑料外殼的融化

EOS一般是由設計不當或意外的輸入波形集造成，使柵極經(jīng)受了比它能經(jīng)受的更高的電壓。典型的情況是，連續(xù)長時間的一個微小電壓就足以發(fā)生EOS。“大多數(shù)情況下，我們擔心的是1伏上下的電壓，但是它們會堅持足夠長的時間來摧毀電介質(zhì)，”Geada說。“電介質(zhì)基本上是1個或2個分子厚，所以他們沒有經(jīng)得起長時間電應力的能力。”

與此相反，ESD通常更多的是由外部事件引起。一個人走在地毯上可以創(chuàng)建靜態(tài)電荷，在高電壓下快速釋放。這好比芯片遭到雷擊，它需要接地保護，就像建筑物上的避雷針一樣。當ESD發(fā)生時，芯片將超出設計所允許的工作范圍。“客戶一直在要求他們的代工廠，或其自己的建模團隊，模擬這些器件在擊穿時的行為模式，”Mentor的產(chǎn)品市場經(jīng)理Matt Hogan說。“用晶體管或二極管可以建立一個小信號模型，這就是用于SPICE模擬的模型。”

通常有一個專門的團隊負責做這種亞閾值分析，這需要在建立一個電流電壓特性波形基礎上。“在我們學習電子學和晶體管原理時，我們知道在底部要遠離這個非線性區(qū)域，這就是亞閾值區(qū)，也是每個設計師都在試圖設計超低功耗和異步設計的區(qū)域，”Hogan說。“在該曲線的另一端是ESD事件發(fā)生的區(qū)域，你需要投入更多的精力在這個器件上，使它的尺寸足夠大以便能夠存活。更有可能的是，當ESD器件失時還能夠保留電路的其余部分正常工作。”

EOS需要從晶體管的視角去理解應力被施加在柵氧化層上可能發(fā)生的情況，他說，“如果一個小的晶體管在1.8伏時關閉，晶體管的襯底連接到3.3伏，你會得到一個氧化層擊穿裝置，因為氧化層被接到一個高于你實際用到的開關電壓。它不是立即失效，它會隨著時間的推移慢慢失效。我們可以用SPICE模擬這種微妙的可靠性失效模式，但要注意輸入正確的矢量激勵電路和電源，并確保你能在波形中尋找出細微的差別。”

圖2、連接到兩個不同的VCCs的晶體管由于氧化層擊穿導致的長期功能退化和可靠性問題

完全依靠傳統(tǒng)的驗證技術利用SPICE模擬去找出正確的矢量，這是非常具有挑戰(zhàn)性的，“我們甚至不考慮計算時間，”Hogan說。“假如有50億個晶體管，我們必須要找出哪一個晶體管的體電位是錯的。還有一個例子是當我有個IP，內(nèi)部工作電壓是1.8伏，它連接到另一個1.8伏特的電源域，它們不是一個電源域。在這兩個電源域里，是按照正確的時序還是錯誤的時序接通和關閉電源模塊?我們要花多長的模擬時間才能得到正確的矢量，來顯示這個IP有兩個不同的電源域在驅(qū)動或訪問它。要想從SPICE仿真的角度來分析確實是一個挑戰(zhàn)。

FinFET的影響

EOS問題在FinFET的設計里會變得更加糟糕，因為它的長鰭是和襯底的結(jié)相接觸。“這里面會產(chǎn)生許多熱電阻，”Cadence的IP高級設計師David Burnell說。“任何電壓的漂移都會引起相同的熱量，這些晶體管產(chǎn)生的熱量蓄積起來從而導致溫度更高，過高的溫度使FinFET器件更脆弱，因為FinFET結(jié)構(gòu)的導線更細微、結(jié)深更淺，柵氧化層也更薄。”

這給可靠性帶來了挑戰(zhàn)，而這又需要更多的仿真技術。對EOS來說，還要求工程師用SPICE做一個徹底的仿真，“我們設定了DC和瞬態(tài)模擬的電壓等級， 如果在任何一個器件里有兩個電壓超過這個限值，我們可以看看情況有多糟糕，盡管這是一種比較粗糙的監(jiān)控。” Burnell說。如果EOS不是災難性的，它也會加速老化，并會導致自熱。這不完全是新的概念，而且這些影響現(xiàn)在還包括在我們的角模擬(corner simulation)當中。但是要想全部抓取到它們是不容易的。

“我們擔心的是加速了熱載流子老化和NBTI (負偏壓溫度不穩(wěn)定性) 老化，因為這些老化機制的運行速度大大超過了電應力的速度，”Burnell指出。“我們必須把它們完全集成到所有的瞬態(tài)模擬程序中。我們擔心如果一些器件長期在一個模式下工作，萬一要翻轉(zhuǎn)狀態(tài)，它還能工作嗎?因為每個器件的老化率是不同的。為了增加器件的可靠性，現(xiàn)在的老化模型提供了可供選擇的最壞條件下的幾種老化情況：從(1/1000)個器件、(10/百萬)個器件到(1/百萬)個器件。所有這些都正在獲得更多的定義，也更難實現(xiàn)。當我們走進汽車行業(yè)，他們需要對器件提出更多的可靠性保證。他們希望得到所有可能在芯片上發(fā)生的所有各種不同的失效機理。除了老化，第一位的就是電遷移(electromigration)。之前，我們可以確保所有導線在一定的電流密度下工作在110攝氏度，某些可以工作在更高的溫度范圍。現(xiàn)在我們不僅要確定這些，還必須確定某節(jié)金屬的局部溫度。甚至汽車制造商希望我們能夠確定我們設計的每一部分金屬的失效率(FIT: Failure in time)。”

時至今日，還沒有一個單一的工具或解決方案可以分析解決EOS、ESD和老化率等可靠性指標。由于汽車OEMs和零部件供應商不斷增長的需求，這些很可能在不久的將來會實現(xiàn)自動化的解決方案。

到那時，Burnell認為應該從ESD開始應用。“從ESD起步，有許多設備可以做這個。他們確保你可以連接到內(nèi)部的任何一個地方，你可以點對點的測量初級二極管和鉗位二極管之間的電阻，以及深入到那些你希望減小或處理的產(chǎn)生高電壓的地方，都讓你游刃有余。這是一個廣泛“自我搜索”過程。電路的保護電路可以避免尖脈沖瞬態(tài)信號進入電路內(nèi)部，這是一個單獨的設備。如果你想做電遷移的失效率(FITs)，需要給這個設備做某些擴展，結(jié)合其他EM工具，還需要SPICE的輸入以確定局部溫度。”

汽車工程團隊通常希望在一個更高的層級做瞬態(tài)模擬。這就需要好的工具集成，如果哪里超過了閾值，工程師可以確定每個元件的電流，把它們疊加起來，計算整個設計的失效率。

“下一代的可靠性技術是進入到柵極氧化層以觀察其完整性，”Burnell說。“我們不用擔心，以前的約定是只要芯片內(nèi)核的VDD正常，情況就是好的。但現(xiàn)在我們要關心的是NBTI和HCI(熱載流子注入)，還要關心非常薄的柵氧化層老化問題。隨著工作電壓值的大大下降，超出電壓允許范圍之外的概率是非常高的。設計師現(xiàn)在設計的電路速度越來越快，F(xiàn)inFET的額定工作電壓.75并不尋常，但有很多的機會是.85的過渡驅(qū)動。這意味著增加任何電源開關時，當電壓超過1.2到1.4的范圍，柵氧化層完整性就會改變。”

結(jié)論

可以肯定的是，汽車行業(yè)為電子產(chǎn)品開辟了新的機會。但是它不是普通的業(yè)務。“真的要注意細節(jié)，因為在這些設計里有這么多的晶體管，還有很多推力使晶體管關閉的更快，以及使用了很多重用IP，這些都會對可靠性帶來影響，”Mentor的Hogan說。

從功耗和應用的角度來看，已經(jīng)有很多論文討論了如何確保給予器件正確的偏置。這里的挑戰(zhàn)是如何避免正向偏置的二極管，當電路被關閉時漏電流會大大增加。這只是諸多問題中的一個。晶體管有很多微妙的操做，取決于他們是如何配置和工作的。這些都需要從系統(tǒng)的角度來理解如何權(quán)衡電氣過載問題，并確保器件保持在預定的設計限制內(nèi)工作，以避免其失效。