FPGA
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基于脈動(dòng)陣列的FIR濾波器設(shè)計(jì)
本文首先介紹了FIR濾波器和脈動(dòng)陣列的原理，然后設(shè)計(jì)了脈動(dòng)陣列結(jié)構(gòu)的FIR濾波器，畫(huà)出電路的結(jié)構(gòu)框圖，并進(jìn)行了時(shí)序分析，最后在FPGA上進(jìn)行驗(yàn)證。
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前端總線FPGA高性能計(jì)算解決方案（Xilinx）
賽靈思公司（Xilinx, Inc.）今天宣布開(kāi)始正式發(fā)放高性能計(jì)算行業(yè)首款針對(duì)Intel前端總線（FSB）的FPGA加速解決方案商業(yè)許可。
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基于FPGA的可配置通信平臺(tái)設(shè)計(jì)
本文設(shè)計(jì)了一種基于FPGA的、通用可配置的通信開(kāi)發(fā)與測(cè)試平臺(tái)。針對(duì)不同信道編碼和調(diào)制方式的組合，通過(guò)采用實(shí)時(shí)軟硬件重構(gòu)技術(shù)，該平臺(tái)可以在短期內(nèi)完成相應(yīng)通信系統(tǒng)的構(gòu)建、驗(yàn)證和配置。
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Vector網(wǎng)絡(luò)接口產(chǎn)品線采用Altera FPGA
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基于FPGA的串行Flash擴(kuò)展實(shí)現(xiàn)
在現(xiàn)代數(shù)字電路設(shè)計(jì)中。經(jīng)常需要保存大量數(shù)據(jù)，而Flash存儲(chǔ)速度快、體積小、功耗低且價(jià)格低廉，可在線電擦寫(xiě)，信息在掉電后不會(huì)丟失，因此成為設(shè)計(jì)人員的首選。
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基于FPGA的可配置通信平臺(tái)設(shè)計(jì)
本文設(shè)計(jì)了一種基于FPGA的、通用可配置的通信開(kāi)發(fā)與測(cè)試平臺(tái)。針對(duì)不同信道編碼和調(diào)制方式的組合，通過(guò)采用實(shí)時(shí)軟硬件重構(gòu)技術(shù)，該平臺(tái)可以在短期內(nèi)完成相應(yīng)通信系統(tǒng)的構(gòu)建、驗(yàn)證和配置。
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基于FPGA的可配置通信平臺(tái)設(shè)計(jì)
基于FPGA的可配置通信平臺(tái)設(shè)計(jì)
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基于FPGA的數(shù)字閉環(huán)光纖陀螺儀模擬表頭設(shè)計(jì)
本文設(shè)計(jì)了一種基于FPGA的光纖陀螺儀模擬表頭及其測(cè)試系統(tǒng)，能有效地檢測(cè)調(diào)制解調(diào)電路的性能。
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基于FPGA的數(shù)字閉環(huán)光纖陀螺儀模擬表頭設(shè)計(jì)
本文設(shè)計(jì)了一種基于FPGA的光纖陀螺儀模擬表頭及其測(cè)試系統(tǒng)，能有效地檢測(cè)調(diào)制解調(diào)電路的性能。
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基于FPGA的數(shù)字閉環(huán)光纖陀螺儀模擬表頭設(shè)計(jì)
本文設(shè)計(jì)了一種基于FPGA的光纖陀螺儀模擬表頭及其測(cè)試系統(tǒng)，能有效地檢測(cè)調(diào)制解調(diào)電路的性能。
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我成功求職緯創(chuàng)的經(jīng)歷
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利用Freeze技術(shù)的FPGA實(shí)現(xiàn)低功耗設(shè)計(jì)
由于更嚴(yán)格的功耗限制、規(guī)范和標(biāo)準(zhǔn)要求，系統(tǒng)設(shè)計(jì)師現(xiàn)在比什么時(shí)候都關(guān)注功耗問(wèn)題。
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FPGA奔向45納米
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基于FPGA的計(jì)算機(jī)防視頻信息泄漏系統(tǒng)設(shè)計(jì)
假如顯示終端為數(shù)字微鏡DMD(Digital MicromirrorDevice)顯示器。該顯示器將計(jì)算機(jī)每個(gè)像素點(diǎn)的圖像信號(hào)經(jīng)過(guò)數(shù)字光處理DLP(Digital Light Processing)后，存入SDRAM雙向緩存器，當(dāng)一幀圖像接收完畢時(shí)，內(nèi)部數(shù)據(jù)處理電路同時(shí)激發(fā)各像素點(diǎn)對(duì)應(yīng)的微鏡運(yùn)動(dòng)，完成一幀圖像的顯示。
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基于FPGA+PCI的并行計(jì)算平臺(tái)實(shí)現(xiàn)
本文提出了一種基于FPGA的適合大規(guī)模數(shù)字信號(hào)處理的并行處理結(jié)構(gòu)，利用CORE的可置換性，可以針對(duì)不同應(yīng)用的數(shù)字運(yùn)算設(shè)計(jì)不同的CORE，系統(tǒng)通用性的特點(diǎn)非常顯著。
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基于FPGA的32Kbit/s CVSD語(yǔ)音編解碼器的實(shí)現(xiàn)
筆者結(jié)合FPGA的靈活性、強(qiáng)大的數(shù)字信號(hào)處理能力、較短的開(kāi)發(fā)周期，提出了基于FPGA的32 Kbit/s CVSD語(yǔ)音編解碼器。
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FPGA助力高端存儲(chǔ)器接口設(shè)計(jì)
基于FPGA、ASIC和ASSP控制器的設(shè)計(jì)所采用的傳統(tǒng)方法是使用鎖相環(huán)或延遲鎖定環(huán)電路，以保證在源時(shí)鐘和用于捕捉數(shù)據(jù)的時(shí)鐘間具有固定的相移或延時(shí)。
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基于FPGA的32Kbit/s CVSD語(yǔ)音編解碼器的實(shí)現(xiàn)
筆者結(jié)合FPGA的靈活性、強(qiáng)大的數(shù)字信號(hào)處理能力、較短的開(kāi)發(fā)周期，提出了基于FPGA的32 Kbit/s CVSD語(yǔ)音編解碼器。
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基于FPGA的TDI－CCD時(shí)序電路的設(shè)計(jì)
文中較為詳細(xì)地介紹了TDI-CCD的結(jié)構(gòu)和工作原理，并根據(jù)工程項(xiàng)目所使用的IL－E2 TDI-CCD的特性，設(shè)計(jì)了一種基于現(xiàn)場(chǎng)可編程門陣列 (FPGA) 的TDI-CCD時(shí)序電路
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基于FPGA的TDI－CCD時(shí)序電路的設(shè)計(jì)
文中較為詳細(xì)地介紹了TDI-CCD的結(jié)構(gòu)和工作原理，并根據(jù)工程項(xiàng)目所使用的IL－E2 TDI-CCD的特性，設(shè)計(jì)了一種基于現(xiàn)場(chǎng)可編程門陣列 (FPGA) 的TDI-CCD時(shí)序電路
