在現(xiàn)代電子技術(shù)的設(shè)計(jì)與開發(fā)過程中. 特別是在通信、雷達(dá)、航空、航天以及儀器儀表等領(lǐng)域， 都需要進(jìn)一步提高一系列高精度、高穩(wěn)定度的頻率源的頻率精度， 頻率合成器是無線通信設(shè)備中的一個(gè)重要組成部分， 其設(shè)計(jì)的優(yōu)劣直接影響到通信設(shè)備的性能。

　　由于數(shù)字預(yù)失真( DPD )技術(shù)是對信號進(jìn)行非線性處理， 通常預(yù)失真后的信號帶寬為原始信號帶寬的5~ 7倍， 這樣DPD 算法才能在最大程度上發(fā)揮性能。由此應(yīng)選擇恰當(dāng)?shù)纳献冾l和下變頻方案及相應(yīng)的時(shí)鐘方案， 以確保信號的質(zhì)量。本文結(jié)合新型PLL頻率合成器ADF4157 設(shè)計(jì)一款適用于數(shù)字預(yù)失真系統(tǒng)本振時(shí)鐘的頻率合成器， 方便地實(shí)現(xiàn)DPD系統(tǒng)上下變頻所需要的時(shí)鐘。

　　1 PLL頻率合成器ADF4157簡介

　　ADF4157芯片是美國AD I公司推出一款全新的具有高分辨率， 小數(shù)分頻的PLL頻率合成器( FN  PLL) ， 內(nèi)部結(jié)構(gòu)如圖1。

 

圖1 ADF4157內(nèi)部結(jié)構(gòu)

　　其內(nèi)部集成1個(gè)小數(shù)N 分頻的頻率合成器， 具有25 bit固定模數(shù)， 在6 GHz實(shí)現(xiàn)亞赫茲頻率分辨率。1個(gè)參考時(shí)鐘輸入端且輸入范圍為10MHz到300MHz， 2個(gè)RF預(yù)分頻輸入端RFINA /RFIN B， 一個(gè)參考輸入頻率倍增位D和一個(gè)參考輸入2分頻位T， 低噪聲數(shù)字鑒相器， 精密電荷泵( CP)， 可編程參考除法器， ADF4157小數(shù)分頻有多種實(shí)現(xiàn)方式， 本文采用∑ - △小數(shù)頻率合成器實(shí)現(xiàn)方式， 且ADF4157內(nèi)置周跳減少電路， 在不需要對環(huán)路濾波器進(jìn)行更改的情況下實(shí)現(xiàn)了更快速鎖定。這種小數(shù)N 分頻的PLL頻率合成器適合用于需要低相位噪聲和超精細(xì)控制分辨率的應(yīng)用， 最大的特點(diǎn)是在參考頻率不變的情況下， 比任何單環(huán)NPLL可以有更小的步進(jìn)變化， 通過提供鑒相頻率既可增加環(huán)路帶寬、加強(qiáng)反饋、加快頻率轉(zhuǎn)換時(shí)間， 又可降低與大分頻比N 有關(guān)的參考相位噪聲的倍乘， 從而可獲得比NPLL環(huán)路更好的噪聲性能， 提高了頻譜純度。按照FNPLL頻率合成器的方法， 得到的輸出信號頻率不必是參考信號頻率的整數(shù)倍， 也可以是小數(shù)倍。小數(shù)頻率合成器輸出頻率精度由參考信號頻率和小數(shù)頻率合成器的分辨位數(shù)決定， 所以ADF4157支持高頻率的參考信號的同時(shí)可以獲得很高輸出頻率精度。

　　2 DPD系統(tǒng)本振時(shí)鐘設(shè)計(jì)與實(shí)現(xiàn)

　　2. 1 DPD時(shí)鐘的總體方案介紹

　　基于X ilinx IP核的數(shù)字電視發(fā)射機(jī)中數(shù)字預(yù)失真技術(shù)方案的硬件平臺主要有兩部分組成: 預(yù)失真基帶單元和預(yù)失真時(shí)鐘單元。本時(shí)鐘單元為小數(shù)頻率合成方案， 所合成的頻率精度高， 頻率高， 頻率合成器所涉及有PLL (鎖相環(huán))以及PLL+ DDS (鎖相環(huán)+ 直接數(shù)字頻率合成)等合成原理。主要產(chǎn)生的頻率為DVB??T 時(shí)鐘頻率30. 24MH z， ADC 采樣時(shí)鐘90. 72MH z， DAC采樣時(shí)鐘362. 88MH z， FPGA 工作頻率90. 72MH z， 射頻路上下變頻頻率的發(fā)射端第一級本振1 973. 16MH z、接收端第二級本振1 927. 80MH z、發(fā)射端第二級本振與接收端第一級本振2 482. 44MH z。

　　整個(gè)時(shí)鐘板功能主要是由10 MHz 晶振、AD9516、LPF構(gòu)成的一個(gè)類似PLL 的環(huán)路來實(shí)現(xiàn)的。其詳細(xì)的實(shí)現(xiàn)框圖見圖2。

　　整個(gè)時(shí)鐘方案主要由兩大部分組成， 時(shí)鐘分配器和PLL頻率合成器， 時(shí)鐘分配器采用AD I公司的AD9549和AD9516， PLL 頻率合成器采用AD I公司的整數(shù)N 分頻ADF4106和ADF4360 及小數(shù)N 分頻ADF4157。

圖2 預(yù)失真時(shí)鐘板頻率合成框圖。

　　本方案中的PLL 頻率合成器ADF4157 需要以AD9516送過來的fREF = 181. 44MH z作為參考頻率，合成發(fā)射端二級本振上變頻頻率和接收端一級本振下變頻頻率2 482. 44MH z， 由于它要產(chǎn)生上下變頻的本振信號， 要求輸出功率比較大， 故在它所構(gòu)成的PLL環(huán)路中加了一個(gè)集成運(yùn)放， 以提高外部VCO 的輸出功率， 以致于滿足預(yù)失真板上混頻器的本振功率要求， 且要增加一個(gè)功分網(wǎng)絡(luò)將一路輸出分成兩路。

　　ADF4157內(nèi)部小數(shù)N 分頻， 通過∑ - △ 調(diào)制方式再結(jié)合頻率合成器的環(huán)路低通濾波器輸出低的相位噪聲和更高的頻率精度， 本文ADF4157模塊的鑒相頻率為2. 835 MH z， 輸入?yún)⒖碱l率是181. 44MH z， 則步進(jìn)頻率為fPHD /225 = 0. 084 489 6 Hz， 輸出頻率分辨率(頻率精度)為fREF /225 = 5. 0473H z。用在DPD系統(tǒng)的接收機(jī)和發(fā)射機(jī)的上變頻和下變頻部分中， 用來實(shí)現(xiàn)本振。

　　2. 2 ADF4157內(nèi)部主要寄存器配置

　　ADF4157所有寄存器的控制是通過簡單的三線接口進(jìn)行的， 如圖3。

圖3 ADF4157 PLL頻率合成器的串行控制接口

　　控制接口由時(shí)鐘CLOCK， 數(shù)據(jù)DATA， 加載使能LE 構(gòu)成。加載使能LE 的下降沿提供起始串行數(shù)據(jù)的同步。串行數(shù)據(jù)先移位到PLL 頻率合成器的移位寄存器中， 然后在LE的上升沿更新內(nèi)部相應(yīng)寄存器，注意到時(shí)序圖中有兩種LE 的控制方法。另外， 需要注意的是對PLL芯片的寄存器進(jìn)行寫操作時(shí)， 需要按照一定的次序來寫， 具體請參照芯片資料中的描述。

　　ADF4157通過INT 與FRAC 寄存器配置N 分頻器， N = INT + ( FRAC /225 )， 圖2中的環(huán)路濾波器( LPF)的作用是濾除鑒相器輸出信號的高頻成分和噪聲， 并將鑒相器的輸出電流轉(zhuǎn)化為電壓送到VCO的輸入端， 以控制VCO 的輸出頻率。同時(shí)將VCO輸出頻率經(jīng)過N 分頻后反饋給鑒相器。鑒相器的作用是對反饋頻率和參考鑒相頻率進(jìn)行比較， 當(dāng)鑒相器兩個(gè)輸入信號的相位同步時(shí)， VCO 的輸出頻率就是要鎖定的頻率。PLL 的R， INT， FRAC 寄存器通過合理配置使外部VCO 工作在2 482. 44MHz輸出， 將其快速鎖定鎖相模塊。其關(guān)系式為：

　　由于N 分頻的 ∑ - △調(diào)制器速度的限制f PHD最大為32MH z。FRAC取0到225 - 1， D、T 取0或1，R取1到32， INT可取23到4095， 通過ADI公司設(shè)計(jì)的ADF4157 Evaluation Softw are ADF _ FRAC _REC3[軟件進(jìn)行R， INT 和各個(gè)分頻器合理的設(shè)置。由于fREF為181. 44MH z由AD9516時(shí)鐘分配器輸出， R選32， fPHD = 2. 835MH z， D 取0， T取1。

　　將上述數(shù)據(jù)都轉(zhuǎn)化為十六進(jìn)制數(shù)可得到其配置數(shù)據(jù)。最終將外部VCO 輸出的時(shí)鐘信號， 通過環(huán)路濾波器輸入到數(shù)字預(yù)失真系統(tǒng)的上下變頻模塊作為本振時(shí)鐘。

　　2. 3 測試結(jié)果

　　2. 3. 1 ADF4157相位噪聲仿真

　　相位噪聲是影響頻率合成器性能的重要指標(biāo)， 主要來自鎖相環(huán)各組成部分的相位噪聲， 分別為VCO相位噪聲， 參考輸入頻率相位噪聲， PLL芯片相位噪聲， 環(huán)路濾波器相位噪聲。根據(jù)數(shù)字預(yù)失真系統(tǒng)上下變頻本振頻率要求， VCO 輸出頻率2 482. 44MH z， 參考輸入頻率為181. 44MHZ， 鑒相頻率2. 835MHz， 由于VCO控制電壓( 14 V)超出了Vp電壓( 5 V) ， 所以鎖相環(huán)環(huán)路濾波器采用有源濾波器， 放大器為OP184， 環(huán)路帶寬選擇為84 kH z，VCO 選擇SCD160 ( UMX??160??D16 ) 通過AD IsimPLL軟件仿真如圖4。

圖4 相位噪聲。

　　可以看出， 在低的偏離頻率處， 參考源的噪聲是頻率合成器輸出噪聲的主要來源， 在高的偏離頻率處， VCO相位噪聲成為影響頻率合成器總的相位噪聲主要因素， 在10 kH z時(shí)總的相位噪聲為- 89. 256 0dBc /H z， 性能較好。

　　2. 3. 2 ADF4157鎖定時(shí)間仿真

　　影響鎖相環(huán)頻率合成器鎖定時(shí)間最主要的因素是環(huán)路帶寬和相位裕量。環(huán)路帶寬越寬鎖定時(shí)間越快， 但其濾波效果差。ADF4157在參考輸入頻率為181. 44MH z， 鎖相環(huán)VCO 輸出2 482. 44MHz， 鑒相頻率為2. 835MH z， 環(huán)路帶寬選擇為84 kHz， 相位裕量47!，在45. 54 s的時(shí)候， 鎖相環(huán)基本上達(dá)到鎖定， 通過AD IsimPLL軟件仿真如圖5。

圖5 84 kH z時(shí)鎖定時(shí)間。

　　在圖6中環(huán)路帶寬為200 kH z其他條件不變，24. 05 s的時(shí)候， 鎖相環(huán)基本達(dá)到鎖定。進(jìn)一步證明環(huán)路帶寬越寬鎖定時(shí)間越快， 但其濾波效果更差。

圖6 200 kH z時(shí)鎖定時(shí)間。

　　2. 3. 3 ADF4157輸出頻譜圖

　　采用此本振頻率時(shí)鐘方案， 系統(tǒng)整體性能也較為理想， PLL頻率合成器ADF4157產(chǎn)生的本振頻率經(jīng)過頻譜分析儀測試頻率合成器輸出信號， 輸出信號頻率為2 482. 44 MH z， 信號功率為- 2. 5 dBm左右， 在40MH z的窄帶范圍內(nèi)沒有明顯的雜散存在，滿足預(yù)失真系統(tǒng)上下變頻本振信號頻率要求， 經(jīng)過調(diào)試匹配等優(yōu)化措施輸出頻譜圖如圖7。

圖7 ADF4157輸出頻譜圖

　　2. 3. 4 時(shí)鐘板實(shí)物圖：

　　我們采用C adenceA llegro PCB Ed itor15. 5繪制出整個(gè)時(shí)鐘方案的PCB 圖， 時(shí)鐘板為4層板， 頂層和底層是信號層， 中間兩層是地層和電源層， 鑒于時(shí)鐘線的布線要求， 時(shí)鐘線應(yīng)盡量短而粗， 采用差分走線， 保證信號完整性。經(jīng)過合理布局， 繪制的PCB電路圖如圖8。

圖8 時(shí)鐘方案實(shí)際PCB圖。

　　3 結(jié)束語

　　鎖相式頻率合成器是現(xiàn)代在應(yīng)用最廣泛的一種頻率合成器， 而分?jǐn)?shù)數(shù)字鎖相頻率合成技術(shù)作為一種很有前途的鎖相頻率合成技術(shù)， 備受大家的關(guān)注， 本文介紹了基于FNPLL的ADF4157數(shù)字預(yù)失真系統(tǒng)本振頻率以及相應(yīng)的時(shí)鐘方案設(shè)計(jì)， 確保預(yù)失真系統(tǒng)信號質(zhì)量。ADF4157具有低的相位噪聲， 更高的頻率分辨率， 快速鎖定， 在參考輸入頻率不變情況下， 比一般單環(huán)NPLL具有更小的步進(jìn)變化等特點(diǎn)， 對今后的設(shè)計(jì)類似功能的頻率合成器具有很高的參考價(jià)值。