FPGA
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基于FPGA與SRAM的大容量數(shù)據(jù)存儲的設計
基于FPGA與SRAM的大容量數(shù)據(jù)存儲的設計
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基于FPGA控制的LED漢字滾動顯示器設計
現(xiàn)了基于FPGA硬件及VHDL語言設計的LED點陣漢字滾動顯示，可通過按鍵選擇，控制其滾動方式：左移或者右移及上移或者下移等。闡述了LED點陣顯示漢字的原理，給出了點陣漢字滾動顯示控制器的原理圖、部分VHDL源程序及時序仿真圖并進行了詳細的分析，提出了系統(tǒng)擴展成實現(xiàn)16×16點陣漢字滾動的改動思路。
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基于FPGA的三軸伺服控制器設計與實現(xiàn)
針對某機載三軸運動平臺的高精度伺服控制要求，設計了基于FPGA的伺服控制器。重點對硬件中的控制模塊、驅(qū)動模塊、通信模塊和軟件中的中斷、復位、A／D轉(zhuǎn)換等子程序進行了設計與實現(xiàn)。尤其是在驅(qū)動模塊設計中，詳細探討了力矩電機的反饋環(huán)節(jié)參數(shù)給定模式。通過后續(xù)的仿真測試，驗證了該三軸伺服控制器的有效性。
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一種數(shù)字示波器的微處理器硬件設計
本設計有以下優(yōu)點：數(shù)據(jù)處理與系統(tǒng)控制同步執(zhí)行；微處理器內(nèi)部存儲資源豐富，且采用二級緩存結(jié)構(gòu)，系統(tǒng)響應速度快；外設資源豐富，提供了如USB接口、RS232接口和以太網(wǎng)接口等與PC機互聯(lián)的接口，方便示波器上采集到的波形數(shù)據(jù)在PC機上實時處理和在線調(diào)試；外部存儲器資源豐富，采用1Gbit 容量的DDR2 SDRAM作后級波形數(shù)據(jù)緩存區(qū)和顯示數(shù)據(jù)緩存區(qū)，能夠存儲更多波形數(shù)據(jù)，觀察到更多波形細節(jié)。由此可見，采用該示波器系統(tǒng)可大幅提高數(shù)字示波器的數(shù)據(jù)處理能力和波形捕獲率，整機的響應速度也將上一個臺階。
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基于FPGA控制的LED漢字滾動顯示器設計
現(xiàn)了基于FPGA硬件及VHDL語言設計的LED點陣漢字滾動顯示，可通過按鍵選擇，控制其滾動方式：左移或者右移及上移或者下移等。闡述了LED點陣顯示漢字的原理，給出了點陣漢字滾動顯示控制器的原理圖、部分VHDL源程序及時序仿真圖并進行了詳細的分析，提出了系統(tǒng)擴展成實現(xiàn)16×16點陣漢字滾動的改動思路。
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基于FPGA的三軸伺服控制器設計與實現(xiàn)
針對某機載三軸運動平臺的高精度伺服控制要求，設計了基于FPGA的伺服控制器。重點對硬件中的控制模塊、驅(qū)動模塊、通信模塊和軟件中的中斷、復位、A／D轉(zhuǎn)換等子程序進行了設計與實現(xiàn)。尤其是在驅(qū)動模塊設計中，詳細探討了力矩電機的反饋環(huán)節(jié)參數(shù)給定模式。通過后續(xù)的仿真測試，驗證了該三軸伺服控制器的有效性。
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數(shù)字音頻廣播（DAB）接收機的方案原理及設計思路
本文將介紹數(shù)字音頻廣播（DAB）接收機的樣機設計。 系統(tǒng)的性能要求 歐洲D(zhuǎn)AB系統(tǒng)規(guī)定了4種模式，本設計采用的是第1種模式，具體參數(shù)如表1所示。其中，L表示一幀的符號數(shù)，K表示每個符號的子載波個數(shù)，TF表示一
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基于FPGA的DDS設計及實現(xiàn)
針對DDS頻率轉(zhuǎn)換時間短，分辨率高等優(yōu)點，提出了基于FPGA芯片設計DDS系統(tǒng)的方案。該方案利用A1tera公司的QuartusⅡ開發(fā)軟件，完成DDS核心部分即相位累加器和ROM查找表的設計，可得到相位連續(xù)、頻率可變的信號，并通過單片機配置FPGA的E2PROM完成對DDS硬件的下載，最后完成每個模塊與系統(tǒng)的時序仿真。經(jīng)過電路設計和模塊仿真，驗證了設計的正確性。由于FPGA的可編程性，使得修改和優(yōu)化DDS的功能非常快捷。
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基于FPGA的高速通信系統(tǒng)研究
介紹了以FPGA為核心基手LVDS接口的高速通信系統(tǒng)。系統(tǒng)通過FPGA將并行輸入的信號組成特定的串行幀格式，并用LVDS接口發(fā)送。電纜驅(qū)動器及接收均衡器芯片用于加強系統(tǒng)遠距離數(shù)據(jù)傳送的能力，以保證200 m同軸電纜的數(shù)據(jù)傳輸。系統(tǒng)使用串行同步方式傳輸，接收端首先通過時鐘恢復芯片從串行數(shù)據(jù)幀中提取同步時鐘，然后接收串行數(shù)據(jù)幀并恢復原信號。系統(tǒng)靈活性強、穩(wěn)定性高，單路傳輸逮度高達120 Mb／s。
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賽靈思與 VSofts 演示基于賽靈思 FPGA 的低延時實時 H.264/AVC-I IP 核壓縮解決方案
賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX) ）與Vanguard Software Solutions 公司 (VSofts) 在 IBC2010 大會上聯(lián)合演示了 VSofts H.264/AVC-I IP 核的強大功能：能實現(xiàn)超低延時，且其現(xiàn)場可編程門陣列 (FPGA) 實施
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Xilinx FPGA 開發(fā)平臺助力廣播設備制造商滿足實時3D電視帶寬與處理需求
全球可編程平臺領導廠商賽靈思公司 （Xilinx, Inc. (NASDAQ:XLNX) ）在 IBC 2010 展會上宣布推出一款全新開發(fā)平臺，幫助工程師充分滿足快速發(fā)展的3D電視廣播與其它高清視頻應用需求。賽靈思Spartan-6 FPGA 廣播連
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Actel FPGA現(xiàn)可配合加密內(nèi)核對抗DPA攻擊
愛特公司(Actel CorporaTIon) 宣布其多種FPGA產(chǎn)品現(xiàn)可搭配使用加密內(nèi)核，對抗差分功率分析(differential Power analysis, DPA)攻擊。采用SmartFusion、Fusion、ProASIC3和 IGLOO的設計人員現(xiàn)可通過使用IP Cores公
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一種數(shù)字示波器的微處理器硬件設計
本設計有以下優(yōu)點：數(shù)據(jù)處理與系統(tǒng)控制同步執(zhí)行；微處理器內(nèi)部存儲資源豐富，且采用二級緩存結(jié)構(gòu)，系統(tǒng)響應速度快；外設資源豐富，提供了如USB接口、RS232接口和以太網(wǎng)接口等與PC機互聯(lián)的接口，方便示波器上采集到的波形數(shù)據(jù)在PC機上實時處理和在線調(diào)試；外部存儲器資源豐富，采用1Gbit 容量的DDR2 SDRAM作后級波形數(shù)據(jù)緩存區(qū)和顯示數(shù)據(jù)緩存區(qū)，能夠存儲更多波形數(shù)據(jù)，觀察到更多波形細節(jié)。由此可見，采用該示波器系統(tǒng)可大幅提高數(shù)字示波器的數(shù)據(jù)處理能力和波形捕獲率，整機的響應速度也將上一個臺階。
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數(shù)字音頻廣播（DAB）接收機的方案原理及設計思路
本文將介紹數(shù)字音頻廣播（DAB）接收機的樣機設計?！ ∠到y(tǒng)的性能要求 歐洲D(zhuǎn)AB系統(tǒng)規(guī)定了4種模式，本設計采用的是第1種模式，具體參數(shù)如表1所示。其中，L表示一幀的符號數(shù)，K表示每個符號的子載波個數(shù)，TF表示一
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易于在FPGA上實現(xiàn)的專業(yè)級音頻編解碼器（Xilinx&Coreworks）
賽靈思公司（Xilinx, Inc.）攜手Coreworks在IBC 2010展會上推出業(yè)界首款采用 FPGA 技術(shù)壓縮多通道音頻的一系列全新 Dolby® 及其它音頻編碼解碼器 IP核。由于在單個 FPGA 上可高度集成上述所有編解碼器，因而無需
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基于Java的FPGA可編程嵌入式系統(tǒng)
基于Java的FPGA可編程嵌入式系統(tǒng)
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FPGA全局時鐘資源相關原語及使用
FPGA全局時鐘資源相關原語及使用
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Actel FPGA現(xiàn)可配合加密內(nèi)核對抗DPA攻擊
愛特公司(Actel Corporation) 宣布其多種FPGA產(chǎn)品現(xiàn)可搭配使用加密內(nèi)核，對抗差分功率分析(differential power analysis, DPA)攻擊。采用SmartFusion™、Fusion、ProASIC®3和 IGLOO®的設計人員現(xiàn)可通過
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臺積28奈米 Q4提前量產(chǎn)
臺積電（2330）28奈米獲得可程序邏輯芯片大廠阿爾特拉（Altera）視訊新產(chǎn)品采用，預計下季對用戶提供參考設流程。臺積電28奈米第四季將在新竹12廠第五期為客戶量產(chǎn)，法人推估，第四季不排除有小量營收，較公司規(guī)劃
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基于FPGA的雷達脈沖預分選器設計
現(xiàn)代電子戰(zhàn)環(huán)境復雜，信號密度大，所以對信號的實時分選很重要。這里，提出一種基于關聯(lián)比較器的雷達信號分選方法，在實現(xiàn)多參數(shù)分選的同時，也保證了實時性。詳細闡述了在Virtex 4系列FPGA上實現(xiàn)基于內(nèi)容可尋存儲器(CAM)的關聯(lián)比較器的途徑。
