FPGA
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FPGA的功耗概念與低功耗設(shè)計研究
隨著半導(dǎo)體工藝的飛速發(fā)展和芯片工作頻率的提高，芯片的功耗迅速增加，而功耗增加又導(dǎo)致芯片發(fā)熱量的增大和可靠性的下降。因此，功耗已經(jīng)成為深亞微米集成電路設(shè)計中的一個重要考慮因素。本文圍繞FPGA功率損耗的組成和產(chǎn)生原理，從靜態(tài)功耗、動態(tài)功耗兩大方面出發(fā)，分析了影響FPGA功率耗散的各種因素，并通過Actel產(chǎn)品中一款低功耗的FPGA進(jìn)一步進(jìn)行說明。最后提出了在FPGA低功耗設(shè)計中的一些問題。
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controller_4G08的方案設(shè)計 實現(xiàn)了FPGA對Flash的控制
本文設(shè)計了一個Flash控制器controller_4G08，它建立了自己的指令集，可以方便地實現(xiàn)FPGA對Flash的控制和讀寫操作。FPGA主狀態(tài)機(jī)可以在系統(tǒng)時鐘頻率下對controller_4G08發(fā)送指令，然后等待controller_4G08返回的中斷
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基于FPGA的嵌入式以太網(wǎng)與Matlab通信系統(tǒng)的設(shè)計
基于FPGA的嵌入式以太網(wǎng)與Matlab通信系統(tǒng)的設(shè)計
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基于FPGA的嵌入式以太網(wǎng)與Matlab通信系統(tǒng)的設(shè)計
基于FPGA的嵌入式以太網(wǎng)與Matlab通信系統(tǒng)的設(shè)計
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Quartus® II開發(fā)軟件10.0版（Altera）
Altera公司今天宣布推出可編程邏輯業(yè)界的頂級軟件Quartus® II開發(fā)軟件10.0版，為其CPLD、FPGA以及HardCopy® ASIC設(shè)計提供最高的性能和生產(chǎn)效率。Quartus II軟件10.0版可以為高密度設(shè)計提供比主要競爭對手快2
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Quartus® II開發(fā)軟件10.0版（Altera）
Quartus® II開發(fā)軟件10.0版（Altera）
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FPGA低功耗設(shè)計須權(quán)衡多項指標(biāo)
FPGA的功耗高度依賴于用戶的設(shè)計，沒有哪種單一的方法能夠?qū)崿F(xiàn)這種功耗的降低，如同其它多數(shù)事物一樣，降低功耗的設(shè)計就是一種協(xié)調(diào)和平衡藝術(shù)，在進(jìn)行低功耗器件的設(shè)計時，人們必須仔細(xì)權(quán)衡性能、易用性、成本、密
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基于Xilinx FPGA的千兆以太網(wǎng)及E1信號的光纖傳輸
本文設(shè)計的基于Xilinx FPGA的千兆位以太網(wǎng)及E1信號的光纖傳輸系統(tǒng)采用Xilinx XC5VLX30T芯片，通過以太網(wǎng)測試儀和數(shù)據(jù)誤碼儀對本系統(tǒng)分別進(jìn)行性能測試，測試結(jié)果滿足設(shè)計要求，系統(tǒng)工作穩(wěn)定。從而實現(xiàn)了千兆位以太網(wǎng)信號和E1信號的接入功能，為用戶搭建了一個大容量、多業(yè)務(wù)的傳輸平臺。
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基于FPGA的Viterbi譯碼器設(shè)計
摘要：卷積碼及其Viterbi譯碼是現(xiàn)代通信系統(tǒng)中常用的一種信道編碼方法。文中介紹了Viterbi譯碼算法的原理，分析了Viterbi譯碼器的結(jié)構(gòu)，然后用Verilog語言設(shè)計了一種基于Altera公司的EP3C120F780C8芯片的(2，l，7)Vi
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基于FPGA的LDPC編碼設(shè)計
針對低密度奇偶校驗碼(簡稱LDPC碼)的直接編碼運(yùn)算量較大、復(fù)雜度高，根據(jù)RicIlarclson和Urbanke(RU)建議的編碼方案，介紹一種適于在FPGA上實現(xiàn)，利用有效校驗矩陣來降低編碼復(fù)雜度的LDPC編碼方案，給出了編碼器設(shè)計實現(xiàn)的原理和編碼器的結(jié)構(gòu)和基本組成。在QuartusⅡ7．2軟件平臺上采用基于FPGA的VHDL語言實現(xiàn)了有效的編碼過程。結(jié)果表明：此方案在保證高效可靠傳輸?shù)耐瑫r降低了實現(xiàn)的復(fù)雜度。這種編碼方案可靈活應(yīng)用于不同的校驗矩陣H，碼長和碼率的系統(tǒng)中。
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適用于SmartFusion智能混合信號FPGA的功率管理解決方案（Actel）
愛特公司(Actel Corporation)發(fā)布適用于其新近推出的SmartFusion™智能混合信號 FPGA的功率管理解決方案。Actel混合信號功率管理工具(Mixed Signal Power Manager, MPM)解決方案包括帶有圖形配置器以輸入功率管
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基于FPGA的DDR內(nèi)存條的控制
摘要：隨著數(shù)據(jù)存儲量的日益加大以及存儲速度的加快，大容量的高速存儲變得越來越重要。內(nèi)存條既能滿足大容量的存儲又能滿足讀寫速度快的要求，這樣使得對內(nèi)存條控制的應(yīng)用越來越廣泛。首先介紹了內(nèi)存條的工作原
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基于FPGA的多路視頻通道控制
根據(jù)織布機(jī)告警系統(tǒng)的需求，提出一種開關(guān)設(shè)計思想，闡述開關(guān)設(shè)計過程中遇到的問題以及解決方法。首先在FPGA中設(shè)計一個開關(guān)控制信號，利用這個信號結(jié)合雙口RAM中的編碼數(shù)據(jù)識別兩個撥動開關(guān)狀態(tài)，從而達(dá)到控制多路視頻通道的目的，使本告警系統(tǒng)更方便的應(yīng)用于實際工業(yè)中。介紹整個控制系統(tǒng)的工作原理，給出硬件結(jié)構(gòu)圖和軟件設(shè)計過程，然后利用QuartusⅡ中的SignalTapⅡLogic Analyzer工具對控制信號進(jìn)行實時采樣分析，最后在織布機(jī)告警系統(tǒng)中成功實現(xiàn)視頻通道控制功能。
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基于FPGA的液晶顯示接口設(shè)計
為了解決CPU處理速度快，而液晶顯示模塊處理速度慢的矛盾，提高系統(tǒng)的運(yùn)行的速度。利用FPGA以及異步FIFO的IP核實現(xiàn)液晶顯示接口，在CPU和液晶模塊之間建立一個FIFO緩沖區(qū)。同時根據(jù)液晶模塊控制的流程設(shè)計了一個有限狀態(tài)機(jī)，對液晶的數(shù)據(jù)命令信號進(jìn)行控制，滿足液晶模塊讀寫的時序，實現(xiàn)了液晶模塊控制命令以及顯示數(shù)據(jù)的正確寫入。測試結(jié)果表明，整個接口設(shè)計實現(xiàn)方式簡單，可靠。
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FPGA低功耗設(shè)計須權(quán)衡多項指標(biāo)
FPGA的功耗高度依賴于用戶的設(shè)計，沒有哪種單一的方法能夠?qū)崿F(xiàn)這種功耗的降低，如同其它多數(shù)事物一樣，降低功耗的設(shè)計就是一種協(xié)調(diào)和平衡藝術(shù)，在進(jìn)行低功耗器件的設(shè)計時，人們必須仔細(xì)權(quán)衡性能、易用性、成本、密
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FPGA低功耗設(shè)計須權(quán)衡多項指標(biāo)
FPGA低功耗設(shè)計須權(quán)衡多項指標(biāo)
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使用Xilinx FPGA適應(yīng)不斷變化的廣播視頻潮流
電視臺的演播室需要在不替換龐大的以同軸電纜構(gòu)建的基礎(chǔ)架構(gòu)的情況下，將模擬音頻和視頻轉(zhuǎn)換為數(shù)字音頻和視頻，這樣就逐漸形成了傳輸非壓縮標(biāo)清視頻的串行數(shù)字接口(SDI)協(xié)議。如今，出于重新利用同軸電纜的同樣目的
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使用Xilinx FPGA適應(yīng)不斷變化的廣播視頻潮流
使用Xilinx FPGA適應(yīng)不斷變化的廣播視頻潮流
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基于DSP與FPGA的全姿態(tài)指引儀圖形顯示系統(tǒng)設(shè)計
摘要：針對機(jī)載電子全姿態(tài)指引儀顯示圖形信息的特征及其變化特點，在系統(tǒng)初始化時將圖形內(nèi)容分為背景層、填充層和動態(tài)字符層三層，運(yùn)算過程中只改變根據(jù)參數(shù)變化的填充層和字符層；將圖形運(yùn)算過程分為圖形輪廓生成和
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基于DSP與FPGA的全姿態(tài)指引儀圖形顯示系統(tǒng)設(shè)計
基于DSP與FPGA的全姿態(tài)指引儀圖形顯示系統(tǒng)設(shè)計
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