FPGA
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基于DSP和FPGA的三相異步電機(jī)矢量伺服系統(tǒng)
本文所研究的交流伺服系統(tǒng)，充分利用DSP和FPGA的外圍電路和控制接口，簡化了硬件設(shè)計(jì)，同時(shí)在軟件設(shè)計(jì)中采用模塊化方法方便復(fù)雜程序的編寫。實(shí)驗(yàn)結(jié)果顯示該系統(tǒng)具有良好的控制性能。隨著工業(yè)生產(chǎn)中不斷增長的高精度、高可靠性的需求，交流伺服系統(tǒng)的應(yīng)用將越來越廣泛。
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基于FPGA雷達(dá)成像方位脈沖壓縮系統(tǒng)的設(shè)計(jì)
合成孔徑雷達(dá)成像算法中較為成熟和應(yīng)用廣泛的算法主要有距離-多普勒(R-D)算法和線性調(diào)頻變標(biāo)(CS)算法。R-D算法復(fù)雜度相對(duì)較低，運(yùn)算比較簡單，雖然其成像質(zhì)量并不高，但是相比對(duì)穩(wěn)定性、存儲(chǔ)空間、功耗與實(shí)時(shí)性
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基于CPCI總線的通用FPGA信號(hào)處理板的設(shè)計(jì)
隨著雷達(dá)信號(hào)處理技術(shù)的不斷發(fā)展以及現(xiàn)代國防對(duì)雷達(dá)技術(shù)的需求，系統(tǒng)對(duì)雷達(dá)信號(hào)處理的要求也越來越高，需要實(shí)時(shí)處理更加龐大的數(shù)據(jù)。先進(jìn)的雷達(dá)信號(hào)處理設(shè)備不僅要求性能高、功能多樣化，而且要求信號(hào)處理設(shè)備
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基于CPCI總線的通用FPGA信號(hào)處理板的設(shè)計(jì)
隨著雷達(dá)信號(hào)處理技術(shù)的不斷發(fā)展以及現(xiàn)代國防對(duì)雷達(dá)技術(shù)的需求，系統(tǒng)對(duì)雷達(dá)信號(hào)處理的要求也越來越高，需要實(shí)時(shí)處理更加龐大的數(shù)據(jù)。先進(jìn)的雷達(dá)信號(hào)處理設(shè)備不僅要求性能高、功能多樣化，而且要求信號(hào)處理設(shè)備
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基于FPGA的遠(yuǎn)程圖像采集系統(tǒng)設(shè)計(jì)
引言 圖像信息的獲取和傳輸是圖像處理系統(tǒng)的重要組成部分，直接影響圖像處理系統(tǒng)的性能。圖像信息的采集包括對(duì)圖像數(shù)據(jù)、各種附帶參數(shù)信息以及狀態(tài)控制信號(hào)的采集，一般圖像信號(hào)和狀態(tài)參數(shù)信號(hào)以及控制信號(hào)是獨(dú)立
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基于Actel FPGA的PWM IP的應(yīng)用
脈沖寬度調(diào)制(PWM)是英文“Pluse Width Modulation”的縮寫，簡稱脈寬調(diào)制。它是利用微處理器的數(shù)字輸出來對(duì)模擬電路進(jìn)行控制的一種非常有效的技術(shù)，根據(jù)相應(yīng)的載荷的變化來調(diào)制晶體管柵極或基極的偏置，來實(shí)現(xiàn)開關(guān)
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基于FPGA二次群分接器的實(shí)現(xiàn)
1．引言 為了提高傳輸速率，擴(kuò)大通信容量，減少信道數(shù)量，通常把多路信號(hào)復(fù)用成一路信號(hào)進(jìn)行傳輸。在多種復(fù)用方式中，時(shí)分復(fù)用是一種常用的方式。時(shí)分復(fù)用是多路信號(hào)按照時(shí)間間隔共享一路信道進(jìn)行傳輸。復(fù)接是
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Spansion MirrorBi為經(jīng)Xilinx Spartan-6 FPGA驗(yàn)證的配置解決方案提供
Spansion公司宣布：其MirrorBit 閃存現(xiàn)已可作為經(jīng)賽靈思（Xilinx）Spartan-6 FPGA系列驗(yàn)證的配置解決方案提供。Spansion提供了一個(gè)MirrorBit Multi-I/O閃存附加模塊，它與賽靈思的Spartan-6評(píng)估和開發(fā)工具兼容，使得
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使用NI LabVIEW FPGA 與智能 DAQ的自動(dòng)高電壓電擊測(cè)試
Author(s): David Hakey - Medtronic, Inc. Patrick J. Ryan - Medtronic, Inc. Johnny Maynes - Medtronic, Inc. Industry: Electronics, Biotechnology Products: NI-VISA, LabVIEW, FPGA Module, PXI-7811R
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基于CPLD/FPGA的多功能分頻器的設(shè)計(jì)與實(shí)現(xiàn)
引言 分頻器在CPLD/FPGA設(shè)計(jì)中使用頻率比較高,盡管目前大部分設(shè)計(jì)中采用芯片廠家集成的鎖相環(huán)資源 ,但是對(duì)于要求奇數(shù)倍分頻（如3、5等）、小數(shù)倍（如2.5、3.5等）分頻、占空比50%的應(yīng)用場(chǎng)合卻往往不能滿足要求。
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基于DSP和FPGA的調(diào)幅廣播信號(hào)監(jiān)測(cè)系統(tǒng)
引言 隨著通信與廣播電視業(yè)務(wù)的發(fā)展，無線電頻譜迅速、大量的被占用，頻道擁擠和相互間干擾日趨嚴(yán)重，為了能有效地利用無線電頻譜，減少相互間的干擾，信號(hào)監(jiān)測(cè)業(yè)務(wù)隨之成為必要。調(diào)幅廣播信號(hào)監(jiān)測(cè)系統(tǒng)是用于實(shí)
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基于DSP和FPGA的調(diào)幅廣播信號(hào)監(jiān)測(cè)系統(tǒng)
基于DSP和FPGA的調(diào)幅廣播信號(hào)監(jiān)測(cè)系統(tǒng)
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EasyPath-6 FPGA(賽靈思)
賽靈思公司宣布隆重推出EasyPath-6 FPGA，該產(chǎn)品為高性能 FPGA 進(jìn)入量產(chǎn)器件提供了六周內(nèi)即可實(shí)現(xiàn)的總成本最低、風(fēng)險(xiǎn)最小的的解決方案， 在所有FPGA降低成本解決方案中轉(zhuǎn)入量產(chǎn)時(shí)間最快。新款 EasyPath FPGA 無最低訂
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基于FPGA的人工神經(jīng)網(wǎng)絡(luò)實(shí)現(xiàn)方法的研究
基于FPGA的神經(jīng)網(wǎng)絡(luò)實(shí)現(xiàn)方法已成為實(shí)際實(shí)時(shí)應(yīng)用神經(jīng)網(wǎng)絡(luò)的一種途徑。本文就十多年來基于FPGA的ANN實(shí)現(xiàn)作一個(gè)系統(tǒng)的總結(jié)，例舉關(guān)鍵的技術(shù)問題，給出詳細(xì)的數(shù)據(jù)分析，引用相關(guān)的最新研究成果，對(duì)不同的實(shí)現(xiàn)方法和思想進(jìn)行討論分析，并說明存在的問題以及改善方法，強(qiáng)調(diào)神經(jīng)網(wǎng)絡(luò)FPGA實(shí)現(xiàn)的發(fā)展方向和潛力及提出自己的想法。另外，還指出基于FPGA實(shí)現(xiàn)神經(jīng)網(wǎng)絡(luò)存在的瓶頸制約，最后對(duì)今后的研究趨勢(shì)作出估計(jì)。
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硬件求職筆試題 IC設(shè)計(jì)基礎(chǔ)
IC設(shè)計(jì)基礎(chǔ)（流程、工藝、版圖、器件）1、我們公司的產(chǎn)品是集成電路，請(qǐng)描述一下你對(duì)集成電路的認(rèn)識(shí)，列舉一些與集成電路相關(guān)的內(nèi)容（如講清楚模擬、數(shù)字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）
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EasyPath-6 FPGA(賽靈思)
賽靈思公司宣布隆重推出EasyPath-6 FPGA，該產(chǎn)品為高性能 FPGA 進(jìn)入量產(chǎn)器件提供了六周內(nèi)即可實(shí)現(xiàn)的總成本最低、風(fēng)險(xiǎn)最小的的解決方案， 在所有FPGA降低成本解決方案中轉(zhuǎn)入量產(chǎn)時(shí)間最快。新款 EasyPath FPGA 無最低訂
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基于FPGA的FIFO設(shè)計(jì)和應(yīng)用
為實(shí)現(xiàn)目標(biāo)識(shí)別與跟蹤的應(yīng)用目的，在基于TMS320DM642的FIFO基礎(chǔ)上擴(kuò)展存儲(chǔ)空間，提出一種基于FPGA實(shí)現(xiàn)SDRAM控制器的方法。分析所用SDRAM的特點(diǎn)和工作原理，介紹FPGA中SDRAM控制器的組成和工作流程，給出應(yīng)用中讀SDRAM的時(shí)序圖。FPGA采用模塊化設(shè)計(jì)，增強(qiáng)SDRAM控制器的通用性，更方便地滿足實(shí)際需求。
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基于FPGA玻璃缺陷圖像采集處理系統(tǒng)
在進(jìn)行圖像采集過程中，重點(diǎn)需要解決采集系統(tǒng)的實(shí)時(shí)性問題。而這里選用的多線陣CCD拼接圖像的采集方法勢(shì)必導(dǎo)致在低級(jí)算法階段會(huì)產(chǎn)生極大的數(shù)據(jù)流，應(yīng)用一個(gè)高速的嵌入式處理模塊則能很好地完成圖像處理的低級(jí)算法部分。在此分析了玻璃缺陷采集處理系統(tǒng)的工作過程，對(duì)系統(tǒng)內(nèi)存控制做了詳細(xì)的描述，并在FPGA內(nèi)實(shí)現(xiàn)了圖像的低級(jí)處理，從而使計(jì)算機(jī)從低級(jí)處理的大量數(shù)據(jù)中解脫出來。
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基于AD7543和FPGA的數(shù)／模轉(zhuǎn)換電路設(shè)計(jì)
設(shè)計(jì)基于AD7543和FPGA的數(shù)／模轉(zhuǎn)換電路，介紹AD7543的主要特點(diǎn)、封裝形式、引腳功能和工作原理，設(shè)計(jì)基于AD7543轉(zhuǎn)換芯片的具體的數(shù)／模轉(zhuǎn)換硬件電路，利用Verilog HDL語言描述AD7543的控制時(shí)序，并給出具體的Veril-og HDL代碼及其仿真結(jié)果。實(shí)踐結(jié)果表明，該設(shè)計(jì)可行，可取代傳統(tǒng)的“CPU+專用的數(shù)／模轉(zhuǎn)換(D／A)芯片”設(shè)計(jì)結(jié)構(gòu)，可進(jìn)一步提高系統(tǒng)的可靠性和抗干擾能力。
