FPGA
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基于FPGA的高速圖像采集系統(tǒng)設(shè)計
在高速圖像采集系統(tǒng)中，CPU時鐘資源、I／O端口資源、傳輸單元等都成為系統(tǒng)的瓶頸。本系統(tǒng)采用FPGA+RAM+USB的設(shè)計：FPGA硬件采樣模塊，有效降低采樣時延和CPU時鐘資源；獨特的RAM時序控制與讀寫控制分離設(shè)計，增加了模塊之間的獨立性，降低了控制的復(fù)雜度；USB設(shè)計在實現(xiàn)高速率數(shù)據(jù)傳輸?shù)耐瑫r又具有低成本、易安裝等優(yōu)點。
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USB OTG的IP Core設(shè)計與FPGA驗證
為了實現(xiàn)USB設(shè)備之間的直接通信，介紹一款USB 0TG IP核的設(shè)計與FPGA驗證。在分析OTG補(bǔ)充規(guī)范的基礎(chǔ)上，重點描述了USB OTG IP核的設(shè)計原理、模塊劃分以及每個模塊的功能，然后對USBOTG的部分特性進(jìn)行詳細(xì)的闡述，最后給出該IP核在ModelSim中的功能仿真及FPGA驗證結(jié)果。結(jié)果表明，該IP核具備主機(jī)功能和設(shè)備功能，可作為一個獨立的IP模塊應(yīng)用到SoC系統(tǒng)中。
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用 FPGA 產(chǎn)生高斯白噪聲序列的一種快速方法
0 引言 短波信道存在多徑時延、多普勒頻移和擴(kuò)散、高斯白噪聲干擾等復(fù)雜現(xiàn)象。為了測試短波通信設(shè)備的性能，通常需要進(jìn)行大量的外場實驗。相比之下，信道模擬器能夠在實驗室環(huán)境下進(jìn)行類似的性能測試，而且測試費用
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無線基站中的FPGA和DSP組合
FPGA和DSP之間的“智能配分”可使無線系統(tǒng)設(shè)計師獲得最佳性能組合和成本——效能。應(yīng)用DSP和FPGA組合可使成本降低。對于無線基站，組合有DSP可編程邏輯的系統(tǒng)配分，可促使更大的產(chǎn)品設(shè)計和市場成功率。更高數(shù)據(jù)率的需
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基于SRAM的FPGA連線資源的一種可測性設(shè)計
本文提出在FPGA芯片內(nèi)插入多條移位寄存器鏈的方法，可使測試開關(guān)盒連線資源的時問比傳統(tǒng)的測試方法和已有的一種方法時間上減少了99％以上，大大降低了測試的時間，降低了測試成本，并且消耗的硬件面積比大約在5％左右，在可接受的范圍內(nèi)。
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基于ARM和FPGA的聲納波形產(chǎn)生系統(tǒng)設(shè)
基于ARM和FPGA的聲納波形產(chǎn)生系統(tǒng)設(shè)
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Cyclone III FPGA版嵌入式系統(tǒng)開發(fā)套件（Altera）
Altera公司宣布，開始提供Cyclone® III FPGA版嵌入式系統(tǒng)開發(fā)套件，這一全面的平臺加速了FPGA嵌入式系統(tǒng)的原型設(shè)計和開發(fā)。開發(fā)套件采用了多塊電路板，含有業(yè)界目前發(fā)售的密度最大的低成本FPGA——Cyclone III E
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USB OTG的IP Core設(shè)計與FPGA驗證
為了實現(xiàn)USB設(shè)備之間的直接通信，介紹一款USB 0TG IP核的設(shè)計與FPGA驗證。在分析OTG補(bǔ)充規(guī)范的基礎(chǔ)上，重點描述了USB OTG IP核的設(shè)計原理、模塊劃分以及每個模塊的功能，然后對USBOTG的部分特性進(jìn)行詳細(xì)的闡述，最后給出該IP核在ModelSim中的功能仿真及FPGA驗證結(jié)果。結(jié)果表明，該IP核具備主機(jī)功能和設(shè)備功能，可作為一個獨立的IP模塊應(yīng)用到SoC系統(tǒng)中。
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USB OTG的IP Core設(shè)計與FPGA驗證
USB OTG的IP Core設(shè)計與FPGA驗證
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用 FPGA 產(chǎn)生高斯白噪聲序列的一種快速方法
0 引言 短波信道存在多徑時延、多普勒頻移和擴(kuò)散、高斯白噪聲干擾等復(fù)雜現(xiàn)象。為了測試短波通信設(shè)備的性能，通常需要進(jìn)行大量的外場實驗。相比之下，信道模擬器能夠在實驗室環(huán)境下進(jìn)行類似的性能測試，而且測試費用
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無線基站中的FPGA和DSP組合
FPGA和DSP之間的“智能配分”可使無線系統(tǒng)設(shè)計師獲得最佳性能組合和成本——效能。應(yīng)用DSP和FPGA組合可使成本降低。對于無線基站，組合有DSP可編程邏輯的系統(tǒng)配分，可促使更大的產(chǎn)品設(shè)計和市場成功率。更高數(shù)據(jù)率的需
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Cyclone III FPGA版嵌入式系統(tǒng)開發(fā)套件（Altera）
Cyclone III FPGA版嵌入式系統(tǒng)開發(fā)套件（Altera）
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Cyclone III FPGA版嵌入式系統(tǒng)開發(fā)套件（Altera）
Cyclone III FPGA版嵌入式系統(tǒng)開發(fā)套件（Altera）
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基于TCA785和FPGA的觸發(fā)器設(shè)計
摘 要： 以晶閘管構(gòu)成的全橋整流電路為對象，分析和建立了兩種觸發(fā)器以實現(xiàn)對晶閘管的觸發(fā)控制。一種是以TCA785為核心芯片的模擬觸發(fā)器，另一種是以可編程邏輯陣列（FPGA）為核心芯片的數(shù)字觸發(fā)器。試驗表明兩種觸
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基于Altera FPGA的千兆以太網(wǎng)實現(xiàn)方案
網(wǎng)絡(luò)正在成為當(dāng)今社會通信的骨干力量，現(xiàn)代化的設(shè)備迫切需要解決如何簡捷高速的接入問題，描述了基于FPGA的嵌入式技術(shù)。利用Altera公司的千兆以太網(wǎng)IP核，簡要介紹使用Altera的QuartusII和niosII IDE工具的設(shè)計流程設(shè)計千兆以太網(wǎng)控制器的方案。
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基于FPGA的無線通信收發(fā)模塊設(shè)計方案
1 前言 近年來，隨著半導(dǎo)體工藝技術(shù)和設(shè)計方法的迅速發(fā)展，系統(tǒng)級芯片SOC的設(shè)計得以高速發(fā)展，這已成為業(yè)界熱點。但是，由于SOC產(chǎn)品設(shè)計具有開發(fā)周期相對較長、高成本和高風(fēng)險等特點，對市場的變化非常敏感，這使
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業(yè)界密度最高的收發(fā)器FPGA(Altera)
Altera公司宣布，開始提供業(yè)界密度最高的收發(fā)器FPGA芯片。作為Altera® Stratix® IV GX FPGA系列中發(fā)售的第二個型號器件，EP4SGX530比市場上最大的收發(fā)器FPGA大60％。該器件提供530K邏輯單元(LE)，48個工作速
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基于Altera FPGA的千兆以太網(wǎng)實現(xiàn)方案
基于Altera FPGA的千兆以太網(wǎng)實現(xiàn)方案
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基于FPGA的高速數(shù)據(jù)中繼器設(shè)計的研究
1 前言 高速以太網(wǎng)可以滿足新的容量需求，解決了低帶寬接入、高帶寬傳輸?shù)钠款i問題，擴(kuò)大了應(yīng)用范圍，并與以前的所有以太網(wǎng)兼容。全雙工的以太網(wǎng)協(xié)議并無傳輸距離的限制，只是在實際應(yīng)用中，物理層技術(shù)限制了最
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招人雜談
改革開放30年來，中國的電子產(chǎn)業(yè)發(fā)生了很大的變化。目前在金融危機(jī)的大背景下，人才的招聘和選擇尤其重要，但很多電子工程師很多抱怨工資低，待遇差，很多企業(yè)又抱怨招不到合適的人員，我想就這個問題談一下自己的看
